• 대한전자공학회논문지SD
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• 제41권3호
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• pp.83-92
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• 2004

본 논문에서는 새로운 interpolation-2 방식의 비교기 구조를 제안하여 칩 면적과 전력 소모를 줄이며 오류정정 회로를 내장하는 6-비트 70㎒ ADC를 설계하였다. Interpolation 비교기를 적용하지 않은 flash ADC의 경우 2n개의 저항과 2n -1개의 비교기가 사용되며 이는 저항의 수와 비교기의 수에 비례하여 많은 전력과 큰 면적을 필요로 하고 있다. 또한, interpolation-4 비교기를 적용한 flash ADC는 면적은 작으나 단조도, SNR, INL, DNL 특성이 떨어진다는 단점이 있었다. 본 논문에서 설계한 interpolation-2 방식의 ADC는 저항, 비교기, 앰프, 래치, 오류정정 회로, 온도계코드 디텍터와 인코더로 구성되며, 32개의 저항과 31개의 비교기를 사용하였다. 제안된 회로는 0.18㎛ CMOS 공정으로 제작되어 3.3V에서 40mW의 전력소모로 interpolation 비교기를 적용하지 않은 flash ADC에 비해 50% 개선되었으며, 칩 면적도 20% 감소되었다. 또한 노이즈에 강한 오류정정 회로가 사용되어 interpolation-4 비교기를 적용한 flash ADC 에 비해 SNR이 75% 개선된 결과를 얻었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.143-146
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• 2011

본 논문은 1.2Vpp differential 입력 범위를 가지는 50-MS/s 10-hit pipelined ADC를 소개한다. 설계된 pipelined ADC는 8단의 1.5bit/stage, 1단의 2bit/stage와 digital correction 블록, bias circuit 및 reference driver, 그리고 clock generator로 구성된다. 1.5bit/stage는 sub-ADC, DAC, gain stage로 구성된다. 특히, 설계된 pipelined ADC에서는 hardware와 power consumption을 줄이기 위해 SHA를 제거하였으며, 전체 ADC의 dynamic performance를 향상시키기 위해 linearity가 개선된 bootstrapped switch를 사용하였다. Sub-ADC를 위한 reference 전압은 외부에서 인가하지 않고 on-chip reference driver에서 발생시킨다. 제안된 pipelined ADC는 1.8V supply, $0.18{\mu}m$ 1-poly 5-metal CMOS 공정에서 설계되었으며, power decoupling capacitor를 포함하여 $0.95mm^2$의 칩 면적을 가진다. 또한, 60mW의 전력소모를 가진다. 또한, Nyquist sampling rate에서 9.3-bit의 ENOB를 나타내었다.

• 대한전자공학회논문지SD
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• 제49권3호
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• pp.1-7
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• 2012

본 논문에서는 모바일 정보기기의 배터리 전력 관리를 제어하는 IBS(Intelligent Battery sensor), BMS(Battery Management System) 등의 PMIC(Power Management IC) 기술에 적합한 9b 2MHz 사이클릭 폴딩 ADC(Analog-to-Digital Converter)를 제안한다. 제안하는 ADC는 응용기술에 적합한 고해상도를 만족시키는 동시에 폴딩 신호처리를 사용함으로써 고속 동작이 가능하다. 또한 폴딩 블록의 하나의 단만을 반복적으로 순환하는 구조로 설계되기 때문에 전체 크기가 줄어들 뿐 아니라 전력소모도 최소화 할 수 있다. 제안하는 시제품 ADC는 0.35um 2P4M CMOS 공정으로 제작되었으며, 측정된 INL 및 DNL은 각각 ${\pm}1.5/{\pm}1.0\;LSB$ 이내로 들어온 것을 확인하였다. 또한 2MS/s 동작 속도에서 SNDR 및 SFDR 이 각각 최대 48dB, 60dB이고, 전력 소모는 3.3V 전원 전압에서 110mW 이며 제작된 ADC의 칩 면적은 $10mm^2$이다.

• 전자공학회논문지
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• 제53권7호
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• pp.17-26
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• 2016

본 논문에서는 무선 통신 시스템 및 휴대용 비디오 처리 시스템과 같은 다양한 시스템 반도체 응용을 위한 12비트 60MS/s 0.18um CMOS Flash-SAR ADC를 제안한다. 제안하는 Flash-SAR ADC는 고속으로 동작하는 flash ADC의 장점을 이용하여 우선 상위 4비트를 결정한 후, 적은 전력 소모를 갖는 SAR ADC의 장점을 이용하여 하위 9비트를 결정함으로써 해상도가 증가함에 따라 동작 속도가 제한이 되는 전형적인 SAR ADC의 문제를 줄였다. 제안하는 ADC는 전형적인 Flash-SAR ADC에서 고속 동작 시 제한이 되는 입력 단 트랙-앤-홀드 회로를 사용하지 않는 대신 SAR ADC의 C-R DAC를 단일 샘플링-네트워크로 사용하여 입력 샘플링 부정합 문제를 제거하였다. 한편, flash ADC에는 인터폴레이션 기법을 적용하여 사용되는 프리앰프의 수를 절반 수준으로 줄이는 동시에 SAR 동작 시 flash ADC에서 불필요하게 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 또한 고속 동작을 위해 SAR 논리회로는 TSPC 기반의 D 플립플롭으로 구성하여 범용 D 플립플롭 대비 논리회로 게이트 지연시간을 55% 감소시킴과 동시에 사용되는 트랜지스터의 수를 절반 수준으로 줄였다. 시제품 ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 1.33LSB, 1.90LSB이며, 60MS/s 동작 속도에서 동적성능은 최대 58.27dB의 SNDR 및 69.29dB의 SFDR 성능을 보인다. 시제품 ADC의 칩 면적은 $0.54mm^2$이며, 1.8V 전원전압에서 5.4mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.8-8
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• 2004

본 논문에서는 새로운 interpolation-2 방식의 비교기 구조를 제안하여 칩 면적과 전력 소모를 줄이며 오류정정 회로를 내장하는 6-비트 70㎒ ADC를 설계하였다. Interpolation 비교기를 적용하지 않은 flash ADC의 경우 2n개의 저항과 2n -1개의 비교기가 사용되며 이는 저항의 수와 비교기의 수에 비례하여 많은 전력과 큰 면적을 필요로 하고 있다. 또한, interpolation-4 비교기를 적용한 flash ADC는 면적은 작으나 단조도, SNR, INL, DNL 특성이 떨어진다는 단점이 있었다. 본 논문에서 설계한 interpolation-2 방식의 ADC는 저항, 비교기, 앰프, 래치, 오류정정 회로, 온도계코드 디텍터와 인코더로 구성되며, 32개의 저항과 31개의 비교기를 사용하였다. 제안된 회로는 0.18㎛ CMOS 공정으로 제작되어 3.3V에서 40mW의 전력소모로 interpolation 비교기를 적용하지 않은 flash ADC에 비해 50% 개선되었으며, 칩 면적도 20% 감소되었다. 또한 노이즈에 강한 오류정정 회로가 사용되어 interpolation-4 비교기를 적용한 flash ADC 에 비해 SNR이 75% 개선된 결과를 얻었다.

• Journal of Chest Surgery
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• 제37권12호
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• pp.967-977
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• 2004

배경: DNA 메칠화란 유전자의 Promoter에 있는 CpG dinucleotide의 cytosine기에 메칠기가 붙는 현상을 말한다. CpG dinucleotide에 과메틸화가 일어나면 일부 유전자의 발현이 감소되며, 그 반대로 CpG dinucleotide의 메칠화가 억제되면 유전자 발현이 증가된다. DNA 메칠화 억제제인 5-aza-2'- deoxycytidine (ADC)을 폐암세포에 처치했을 때 암항원 유전자의 발현 유무와 이를 위한 최적 조건을 조사하고, 아울러 MHC와 B7의 발현과 세포 성장에 미치는 영향을 조사하여 암치료 백신에 ADC를 임상적으로 이용할 수 있는 지를 연구하였다. 대상 및 방법: 4개의 사람 폐암세포주 (NCIH1703, NCIH522, MRC-5 및 A549)에 ADC를 1 uM 농도로 처치한 후 48시간 뒤에 MAGE family, GAGE, NY-ESO-1, PSMA, CEA 및 SCC항원 유전자에 대한 RT-PCR을 실시하였고, 폐암세포에서 암항원의 발현을 증가시키는 최적의 ADC처치 조건을 규명하기 위하여 ADC농도와 처치 시간을 다양하게 하여 암세포를 자극한 후 암항원 유전자 발현성을 분석하였다. 또한 ADC 처리가 폐암 세포주의 MHC와 B7 발현을 증가시키는 가를 알아보기 위해 1 uM 농도의 ADC를 72시간 처치한 후 FACS 분석을 실시하였고, ADC가 세포성장에 미치는 영향을 알아보기 위하여, ADC를 0.2, 1 및 5 uM 농도로 96시간 처치 후 세포수를 측정하여 상대성장지수를 조사하였다. 결과: 세포주에 따라 차이는 있으나 MAGE, GAGE, NY-ESO-1 및 PSMA의 발현이 유도되었으며, MAGE아형 중에는 MAGE-1, -2, -3, -4, -6으로 나타났다. 그러나 비암항원인 CEA발현은 변화가 없었으며 SCC항원 유전자의 발현은 오히려 ADC처치에 의해 감소되었다. ADC 처치 후 24∼48 시간이 지난 뒤부터 암항원 유전자의 발현이 증가하였으며 ADC처리에 의해 유도된 유전자의 발현성은 ABC처치 후 최소 14일까지 유지되었다. 또 ADC를 0.2, 1, 5 uN 농도로 첨가하여 48시간 배양한 후 암항원 유전자 발현성을 측정한 결과 세포주에 따라 다소 차이는 있으나 대개 0.2 uM농도에서도 유전자 발현이 유도되었으며 1, 5 uM농도에서 매우 강하게 유도되었다. ADC 처리가 페암세포주의 MHC와 B7 발현을 증가시키는가를 알아보기 위해 1 uM 농도의 ADC를 72시간 처치한 후 FACS 분석을 실시한 결과 4개의 페암세포주에서 MHC 및 B7분자의 발현은 유도되지 않았다. 또 ADC농도가 세포성장에 미치는 영향을 알아보기 위하여 ADC를 0.2, 1, 5 uM농도로 96시간 처치 후 세포수를 측정하여 상대성장지수를 알아본 결과 ADC 처치 농도가 증가함에 따라 세포의 성장은 매우 감소하였다. 결론: 폐암세포주에서 ADC처치는 MAGE, GAGE 및 NY-ESO-1과 같은 세포독성 T 림프구 반응을 유도할 수 있는 암항원의 발현을 증가시킬 수 있으며, ADC의 세포독성과 항원 발현 유발시간을 분석할 때 1 uM 농도에서 48시간 처치한 후 ADC가 없는 배지에서 수일간 배양하는 것이 가장 효과적이라고 생각된다. 그러나, ADC를 처치하여도 MHC 및 B7의 발현의 변화는 없었으므로 ADC를 처치한 폐암세포를 암백신으로 사용하기 위해서는 MHC나 B7 및 cytokine의 발현을 증가시키는 추가적인 처치가 필요하다고 생각된다.

• 한국전기전자재료학회논문지
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• 제19권9호
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• pp.800-807
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• 2006

To enhance the conversion speed more fast, we separate the determination process of MSB and LSB with the two independent ADC circuits of the Incremental Sigma Delta ADC. After the 1st Incremental Sigma Delta ADC conversion finished, the 2nd Incremental Sigma Delta ADC conversion start while the 1st Incremental Sigma Delta ADC work on the next input. By determining the MSB and the LSB independently, the ADC conversion speed is improved by two times better than the conventional Extended Counting Incremental Sigma Delta ADC. In processing the 2nd Incremental Sigma Delta ADC, the inverting sample/hold circuit inverts the input the 2nd Incremental Sigma Delta ADC, which is the output of switched capacitor integrator within the 1st Incremental Sigma Delta ADC block. The increased active area is relatively small by the added analog circuit, because the digital circuit area is more large than analog. In this paper, a 14 bit Extended Counting Incremental Sigma-Delta ADC is implemented in $0.25{\mu}m$ CMOS process with a single 2.5 V supply voltage. The conversion speed is about 150 Ksamples/sec at a clock rate of 25 MHz. The 1 MSB is 0.02 V. The active area is $0.50\;x\;0.35mm^{2}$. The averaged power consumption is 1.7 mW.

• 전기전자학회논문지
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• 제16권4호
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• pp.343-348
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• 2012

본 논문에서는 Digital PFC Controller에 적합한 11비트 100KS/s의 Algorithmic ADC를 설계하였다. 설계한 Algorithmic ADC는 PFC controller에 적합한 11비트 해상도를 만족하면서 반복적인 순환구조의 동작으로 인해 전체 크기를 줄일 뿐 아니라 소비 전류를 최소화 할 수 있다. 본 논문의 Algorithmic ADC는 0.18um 1Poly-3Metal의 CMOS 공정으로 제작 되었으며 100KS/s의 동작 속도에 SNDR 66.7dB, ENOB 10.78비트의 성능을 가진다. 또한 소비전류는 5V 전원 전압에서 780uA이며 설계된 ADC의 칩 면적은 $0.27mm^2$이다.

• 소성∙가공
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• 제28권1호
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• pp.34-42
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• 2019

In this study, various alloying elements (Cr, Sr, Ca, Cd) were added to improve the mechanical properties of ADC12 fabricated by a die casting process. The effect of alloying elements on the microstructure and mechanical properties were investigated. The phase analysis results of the modified ADC12 alloy with conventional ADC12 alloy, showed the similar characteristics of Al matrix, Si phase, $CuAl_2$ phase and the Fe intermetallic phase. As a result of the microstructure observation, the secondary dendrite arm spacing (SDAS) was shown to have decreased after the addition of the alloying elements. The eutectic Si phase, which existed as flake form in the conventional ADC12 alloy, was modified finely as a fiber form in the modified ADC12 alloy. It was observed that the $CuAl_2$ phase as the strengthening phase was relatively finely distributed in the modified ADC12 alloy. The Fe intermetallic appeared as a Chinese script shaped $Al_6$ (Mn,Fe) which is detrimental to mechanical properties in conventional ADC12 alloy. On the other hand, in the modified ADC12 alloy, polyhedral ${\alpha}-Al_{15}Si_2$ $(Fe,Mn,Cr)_3$ was observed. The tensile properties were improved in the modified ADC12 alloy. The yield strength and tensile strength increased by 12.4% and 10.0%, respectively, in the modified ADC12 alloy, and the elongation was also seen to have been increased. As a result of the pin on disk wear test, the wear resistance properties were also improved by up to about 7% in the modified ADC12 alloy. It is noted that the wear deformation microstructures were also observed, and it was found that the fine eutectic Si and strengthening phases greatly improved abrasion resistance.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.53-63
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• 2009

본 논문에서는 IEEE 802.11n 표준과 같은 근거리 무선통신망 응용을 위한 10비트 100MS/s 27.2mW $0.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에 적합한 3단 파이프라인 구조를 기반으로 제작되었으며 각단에 공통적으로 사용되는 증폭기, 프리앰프 및 저항열을 최대한 효율적으로 공유함으로써 전력 소모 및 면적을 최소화하였다. 첫 번째 MDAC과 두 번째 MDAC에는 스위치 저항과 메모리 효과가 없는 증폭기 공유기법을 사용하였고, 세 개의 4비트 flash ADC에는 단 하나의 저항열만을 사용하는 동시에 두 번째 flash ADC와 세 번째 flash ADC에는 프리앰프를 공유하여 전력 소모와 면적을 최소화하였다. 보간 기법을 사용하여 요구되는 프리앰프의 수를 반으로 줄였으며, 프리앰프의 공유 및 보간 기법으로 인한 영향을 최소화하기 위해 낮은 킥-백 잡음을 갖는 비교기를 추가로 제안하였다. 제안하는 시제품 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.83LSB와 1.52LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 52.1dB의 SNDR과 67.6dB의 SFDR을 갖는다. 시제품 ADC의 칩 면적은 $0.8mm^2$이며 전력 소모는 1.8V 전원 전압을 인가하였을 때 100MS/s에서 27.2mW이다.