• 전기의세계
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• 제13권1호
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• pp.20-23
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• 1964

본 변환기는 교번자계의 원리에 의한 보통 변환기가 아니고 회전자계의 원리를 이용한 변환기로서 상변환, 주파수변화, A.C.에서 D.C. 전원변환, D.C.에서 A.C. 전원변환, 속도제어, 진상기 등을 얻을 수 있는 경제적이고 능률적인 변환기를 얻을 수 있다. 임의의 다상을 얻을 수 있는 이 변환기는 다상 전원을 필요로 하는 수은정류기 등에 응용할 수 있고 A.C.전원에서 D.C.전원의 대용량전원을 얻어 D.C.전원이 필요로 하는 직류전철의 전원, 직류송전의 전원등에 이용할 수 있고, D.C.전원에서 A.C.전원을 얻어 교류전력기를 운전할 수 있으며 D.C.송전선에서 A.C.로 변환하여 종전의 A.C.배전선에 공급하면 D.C.송전을 이용한 송전손실을 경감시킬수 있고 주파수를 변환하여 속도제어를 하는 등 광범위하게 그 응용이 가능한 것이다.

• 전기전자학회논문지
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• 제22권4호
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• pp.1012-1018
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• 2018

본 논문에서는 IoT 센서 처리를 위한 1.8V 공급전압의 CMOS SAR(Successive Approximation Register) A/D 변환기를 설계하였다. 본 논문에서 2개의 A/D 변환기를 병렬로 사용하여 샘플링 속도를 향상시킨 12비트 SAR A/D 변환기를 제안한다. 2개의 A/D 변환기 중 1개의 A/D 변환기는 12자리 비트를 모두 결정하고, 또 다른 A/D 변환기는 다른 A/D 변환기의 상위 6비트를 그대로 사용하여 전력소모와 스위칭 에너지를 최소화하였다. 두 번째 A/D 변환기는 상위 6비트를 결정하지 않기 때문에 컨트롤 회로와 SAR 로직이 필요하지 않아 면적을 최소화하였다. 또한 스위칭 에너지는 커패시터 용량과 C-DAC 내 전압 변화가 클수록 값이 커지는데 두 번째 A/D 변환기는 상위 6비트를 결정하지 않아 스위칭 에너지를 줄일 수 있다. 또한 커패시터 내 스플릿 커패시터 용량을 유닛 커패시터 용량과 동일하게 회로를 구성하여 C-DAC 내 공정오차를 줄일 수 있다. 제안하는 SAR A/D 변환기는 180nm CMOS 공정을 이용하여 설계하였고, 1.8V의 공급전압, 10MS/s의 변환속도, 10.2비트의 ENOB(Effective Number of Bit)이 측정되었다. 핵심 블록의 면적은 $600{\times}900um^2$, 총 전력소모는 $79.58{\mu}W$, FoM(Figure of Merit)는 6.716fJ/step로 확인할 수 있다.

• 한국정보통신학회논문지
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• 제11권11호
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• pp.2100-2106
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• 2007

[ $0.25{\mu}m$ ] N-well CMOS 공정기술을 이용하여 전류 구동형 A/D 변환기 회로를 설계하였다. 설계된 회로도에는 트랜스컨덕턴스(transconductance), 선형 폴더(folder) 회로 및 1 비트 A/D 변환기로 구성되어 있다. 트렌스컨덕턴스 회로를 이용하여 입력전압을 전류로 변환시킨 후 변환된 전류신호를 이용하여 선형성이 매우 양호한 폴더 회로를 얻을 수 있었다. 폴더 회로를 다단으로 종속접속시킴으로써 n비트 A/D 변환기로 확장할 수 있다. 본 연구에서 설계된 A/D 변환기는 대략 25MSPS으로 구동할 수 있는 6비트 A/D 변환기 회로이다.

• 한국통신학회논문지
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• 제40권4호
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• pp.613-618
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• 2015

본 논문은 2단 플래시 A/D 변환기를 이용한 저전력 CMOS 플래시-SAR(successive approximation register)A/D 변환기를 제안한다. 전체 회로 구조는 상위 2비트 고속 플래시 A/D 변환기, 하위 8비트 저 전력 SAR A/D 변환기로 구성되어서 데이터 변환 클럭 수를 감소시켜서 변환속도를 향상시켰다. 또한 하위 8비트를 SAR 논리회로와 커패시터 D/A 변환기를 이용하여 저 전력으로 회로를 설계하였다. 제안 된 A/D 변환기는 $0.18{\mu}m$ CMOS 공정을 이용하여 구현하였고 2MS/s의 변환속도를 갖으며 9.16비트의 ENOB(effective number of bit)이 측정되었다. 면적과 전력소모는 각각 $450{\times}650{\mu}m^2$와 $136{\mu}W$이고 120fJ/step의 FoM을 갖는다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.715-718
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• 1998

본 논문에서는 시분할 구조와 1.5bit 디지털 에러보상을 사용하여 작은 면적을 갖는 저 전압, 저전력 10bit 1㎒ 사이클릭 A/D 변환기를 제안하였다. 제안된 사이클릭 A/D 변환기는 시분할 구조를 사용함으로서 변환속도의 향상과 저 전력 특성을 가질 수 있었으며 1.5bit 디지털 에러 보상을 사용함으로서 10bit의 고해상도와 저 전력 특성을 구현할 수 있었다. 제안된 사이클릭 A/D 변환기는 0.6㎛ CMOS Nwell 공정 parameter로 simulation 하였으며 layout 결과 칩면적은 1.1㎜×0.8㎜ 이며 이는 비슷한 성능을 갖는 다른 A/D 변환기에 비하여 매우 작은 크기이다. 제안된 사이클릭 A/D 변환기는 3V의 전원전압에 1.6㎽의 전력소모를 갖는다. Matlab simulation 결과 INL, DNL은 각각 0.6LSB, 0.7LSB 이하의 값을 보였다.

• 대한전자공학회논문지SD
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• 제43권8호
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• pp.19-26
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• 2006

본 논문에서는, 1.8V 6-bit 100MSPS CMOS A/D 변환기를 제안한다. 제안하는 A/D 변환기는 저 전력소모를 위해 폴딩 구조의 A/D 변환기로 구현되었으며, 특히 전압구동 인터폴레이션 기법을 사용하여 전력소모를 최소화하였다. 또한 전체 A/D 변환기의 전력소모 감소를 위해 새로운 폴더 감소회로를 제안하여 기존의 폴딩 A/D 변환기에 비해 폴더 및 프리앰프 수를 절반으로 줄였고, 새로운 프리앰프 평균화 기법을 제안하여 전체 A/D 변환기의 성능을 향상시켰다. 설계된 A/D 변환기는 100MSPS의 변환속도에서 50MHz의 ERBW를 가지며, 이때의 전력소모는 4.38mW로 나타난다. 또한 측정결과 FoM은 0.93pJ/convstep의 우수한 성능 지표를 갖으며, INL 및 DNL은 각각 ${\pm}0.5 LSB$ 이내의 측정결과를 보였다. 제안하는 A/D 변환기는 0.18um CMOS공정으로 제작되었고 유효 칩 면적은 $0.28mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제44권11호
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• pp.74-81
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• 2007

본 논문에서는, 1.8V 6-bit 1GSPS CMOS A/D 변환기를 제안한다. 제안하는 A/D 변환기는 저 전력소모를 위해 폴딩 구조의 A/D 변환기로 구현되었으며, 특히 전압구동 인터폴레이션 기법을 사용하여 전력소모를 최소화 하였다. 또한 전체 A/D 변환기의 전력소모 감소를 위해 새로운 폴더 감소회로를 제안하여 기존의 폴딩 A/D 변환기에 비해 폴더 및 프리앰프 수를 절반으로 줄였고, 새로운 프리앰프 평균화 기법과 폴딩에 적합한 레이아웃 기법을 제안하여 전체 A/D 변환기의 성능을 향상시켰다. 설계된 A/D 변환기는 1GSPS의 변환속도에서 500MHz의 ERBW를 가지며, 이때의 전력소모는 60mW이였다. 측정결과 INL은 $\pm$0.5 LSB, DNL은 $\pm$0.7 LSB 이내의 정적 특성을 보였으며 Fin=100MHz의 샘플링 300MHz에서 SNR=34.1dB의 동적 특성을 나타내었다. 제안하는 A/D 변환기는 0.18um CMOS공정으로 제작되었으며 ADC 코어의 유효 칩 면적은 $0.27mm^2$ 이다.

• 전기전자학회논문지
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• 제2권2호
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• pp.309-315
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• 1998

본 논문에서는 광대역 종합 통신망 응용을 위한 8b 52 MHz CMOS 서브레인징 (subranging) A/D 변환기 (analog-to-digital converter : ADC)를 제안한다. 제안된 A/D 변환기는 새로운 방식의 동작 순서 기법을 사용하여 기존의 이중 채널 서브레인징 A/D 변환기 동작에 존재하는 홀딩 시간 (holding time)을 제거함으로써 신호 처리 속도 (throughput rate)를 50 % 향상시켰다. 또한, 하위 비트 A/D 변환기에서의 잔류 전압처리에 인터폴레이션 (interpolation) 기법을 이용하여 A/D 변환기의 비교기에 사용되는 프리앰프의 수를 50 % 수준으로 줄임으로써 면적을 감소시켰다. 시제품 A/D 변환기는 0.8 um n-well double-poly double-metal CMOS 공정으로 제작되었고, 측정 결과, 5 V 전원 전압과 52 MHz 샘플링 주파수에서는 230 mW, 3 V 전원 전압 및 40 MHz 샘플링 주파수에서는 60 mW의 전력을 각각 소모한다.

• 융합신호처리학회논문지
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• 제8권3호
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• pp.205-210
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• 2007

본 논문에서는 고속으로 아날로그 신호를 디지털 신호로 변환하기 위한 Flash A/D 변환기를 설계하였다. 해상도는 6-Bit로 설계하였으며, Flash A/D 변환기의 단점인 전력손실과 칩의 면적을 줄이기 위하여 CMOS 트랜지스터의 원리인 Threshold Inverter Quantization(TIQ) 구조를 이용하였다. TIQ로 동작시키기 위한 CMOS 트랜지스터 크기는 HSPICE의 반복적인 시뮬레이션 결과로 결정하였다. Flash A/D 변환기의 변환속도를 낮추는 Encoder 부분은 ROM이나 PLA 구조를 이용하지 않고 속도와 소비전력에서 우수하지만 설계과정이 복잡한 Fat Tree Encoder를 사용하였다. 제조공정은 Magna 0.18um CMOS에 Full Custom 방식으로 설계하였다. 시뮬레이션 결과 1.8 V 전원전압에 최대소비전력은 38.43 mW이며 동작속도는 2.7 GSPS를 얻을 수 있었다.

• 한국통신학회논문지
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• 제30권10A호
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• pp.958-964
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• 2005

본 논문은 Sub-harmonic 혼합기 구조에서 국부발진기(Local Oscillator) 포트에 넓은 대역에 걸쳐서 변환손실을 최적화 하는 정합회로를 적용하였다. 이러한 Sub-harmonic 혼합기를 이용하여 점대점 시스템용 하향 변환기를 설계 및 제작하였다. 제안된 구조의 Sub-harmonic 혼합기는 국부발진기입력전력이 12 dBm일 때 최적으로 11.8 dB의 변환손실을 얻었으며, 격리특성은 40dB이하의 특성을 나타내었다. 전체 하향 변환기의 특성으로 IF 출력 평탄도는 2dB이하의 특성을 나타내었으며, 전체 잡음지수로는 5.9dB이하의 특성을 얻었다.