12-bit SAR A/D Converter with 6MSB sharing

상위 6비트를 공유하는 12 비트 SAR A/D 변환기

Abstract

In this paper, CMOS SAR (Successive Approximation Register) A/D converter with 1.8V supply voltage is designed for IoT sensor processing. This paper proposes design of a 12-bit SAR A/D converter with two A / D converters in parallel to improve the sampling rate. A/D converter1 of the two A/D converters determines all the 12-bit bits, and another A/D converter2 uses the upper six bits of the other A/D converters to minimize power consumption and switching energy. Since the second A/D converter2 does not determine the upper 6 bits, the control circuits and SAR Logic are not needed and the area is minimized. In addition, the switching energy increases as the large capacitor capacity and the large voltage change in the C-DAC, and the second A/D converter does not determine the upper 6 bits, thereby reducing the switching energy. It is also possible to reduce the process variation in the C-DAC by proposed structure by the split capacitor capacity in the C-DAC equals the unit capacitor capacity. The proposed SAR A/D converter was designed using 0.18um CMOS process, and the supply voltage of 1.8V, the conversion speed of 10MS/s, and the Effective Number of Bit (ENOB) of 10.2 bits were measured. The area of core block is $600{\times}900um^2$, the total power consumption is $79.58{\mu}W$, and the FOM (Figure of Merit) is 6.716fJ / step.

본 논문에서는 IoT 센서 처리를 위한 1.8V 공급전압의 CMOS SAR(Successive Approximation Register) A/D 변환기를 설계하였다. 본 논문에서 2개의 A/D 변환기를 병렬로 사용하여 샘플링 속도를 향상시킨 12비트 SAR A/D 변환기를 제안한다. 2개의 A/D 변환기 중 1개의 A/D 변환기는 12자리 비트를 모두 결정하고, 또 다른 A/D 변환기는 다른 A/D 변환기의 상위 6비트를 그대로 사용하여 전력소모와 스위칭 에너지를 최소화하였다. 두 번째 A/D 변환기는 상위 6비트를 결정하지 않기 때문에 컨트롤 회로와 SAR 로직이 필요하지 않아 면적을 최소화하였다. 또한 스위칭 에너지는 커패시터 용량과 C-DAC 내 전압 변화가 클수록 값이 커지는데 두 번째 A/D 변환기는 상위 6비트를 결정하지 않아 스위칭 에너지를 줄일 수 있다. 또한 커패시터 내 스플릿 커패시터 용량을 유닛 커패시터 용량과 동일하게 회로를 구성하여 C-DAC 내 공정오차를 줄일 수 있다. 제안하는 SAR A/D 변환기는 180nm CMOS 공정을 이용하여 설계하였고, 1.8V의 공급전압, 10MS/s의 변환속도, 10.2비트의 ENOB(Effective Number of Bit)이 측정되었다. 핵심 블록의 면적은 $600{\times}900um^2$, 총 전력소모는 $79.58{\mu}W$, FoM(Figure of Merit)는 6.716fJ/step로 확인할 수 있다.

Fig. 1. Diagram of proposed 12-bit SAR A/D converter. 그림 1. 제안한 12비트 SAR A/D 변환기의 다이어그램

Fig. 2. Proposed architecture timing and operation. 그림 2. 제안한 구조의 타이밍 및 동작

Fig. 3. Diagram of split capacitor 12-bit SAR A/D converter C-DAC. 그림 3. 스플릿 커패시터를 사용한 12비트 SAR A/D 변환기의 C-DAC 구성 다이어그램

Fig. 4. Diagram of proposed 12-bit SAR A/D converter C-DAC. 그림 4. 제안하는 구조의 12비트 SAR A/D 변환기의 C-DAC 구성 다이어그램

Fig. 5. Photography of proposed SAR A/D converter. 그림 5. 제안하는 SAR A/D 변환기의 칩 사진

Fig. 6. Restoration waveform by logic analyzer. 그림 6. 로직 분석기를 통해 복원한 입력신호

Fig. 7. FFT result(f_in : 1KHz, f_CLK : 5MHz). 그림 7. FFT 측정 결과(f_in : 1KHz, f_CLK : 5MHz)

Fig. 8. FFT result(f_in : 1KHz, f_CLK : 5MHz). 그림 8. FFT 측정 결과 (f_in : 1KHz, f_CLK : 5MHz)

Fig. 9. Measured internal clock signal. 그림 9. 내부 클럭 신호 파형

Fig. 10. Variation of ENOB versus input frequency. 그림 10. 입력신호 가변에 따른 유효비트수

Fig 11. Variation of ENOB versus clock frequency. 그림 11. 클럭 신호 가변에 따른 유효비트수

Table 1. Switching energy of each architecture. 표 1. 각 구조의 스위칭 에너지

Table 2. Comparison of performance. 표 2. 성능비교