• 전자공학회논문지
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• 제51권11호
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• pp.57-65
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• 2014

본 논문에서는 전류 모드 논리 회로들로 구현되는 고속 디지털 회로의 설계를 가능하게 하는 수식 기반의 자동화 설계 틀을 제시하고자 한다. 제안된 매크로 모델은 제약 기반의 최적화를 가능하게 하는 geometric programming에 호환 가능하며 이를 통해 시스템 레벨에서의 전력 소모 최적화를 가능하게 한다. 제안된 수식 기반의 자동화 설계 틀은 전류 모드 논리 회로고속 디지털 회로의 대표적인 종류 중 하나인 시리얼 링크 전송회로에 적용 되었다. 이를 통해, 사용자 정의 설계 사양에 따라 최적화를 수행하게 된다. 제안된 수식 기반의 자동화 설계 틀은 CMOS 45nm 와 90nm 각각 적용 되어 시리얼 링크 설계의 전력 소모 최적화를 수행하였으며, 이를 통해 각각의 공정 노드에 존재하는 최적의 전력 효율을 가지는 시리얼 링크의 데이터 스피드를 얻어 낼 수 있다.

• 전자공학회논문지
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• 제49권9호
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• pp.244-250
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• 2012

본 논문에서는 접지기반의 저전압 차동 입력 신호를 전달 받는 수신단에 대해 기술하였다. 공통게이트단으로 구성된 레벨시프터와 실시간 선형 이퀄라이저를 이용하여, 채널을 통과하며 왜곡된 신호의 전압 마진과 시간 마진을 확보하였다. 입력 신호의 공통모드 전압이 변하더라도, 레벨시프터에 공급되는 전류의 양을 일정하게 유지 할 수 있는 바이어스 회로를 추가하였다. 저전력 65-nm CMOS 공정으로 수신단회로를 구현하고 측정하였다. -19.7dB의 감쇄를 보이는 FR4 PCB 채널을 통해 4-Gb/s 400mVp-p 차동 신호를 수신단으로 전달하였을 때 $10^{-11}$ BER기준 0.48UI의 시간 마진을 얻을 수 있었으며, 0.30mW/Gb/s의 낮은 전력 소모를 유지하였다.

• 전자공학회논문지
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• 제53권11호
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• pp.66-70
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• 2016

본 논문에서는 심장박동 측정 레이더 송수신기용 24 GHz I/Q 발생기를 제안한다. 공정 변화에 따른 I/Q LO 신호간의 부정합 특성을 개선하기 위하여 인덕터와 캐패시터로 구성된 high-pass 위상천이기와 low-pass 위상천이기 기반 24 GHz I/Q LO 발생기를 제안하였다. 제안한 24 GHz I/Q 발생기는 LO 버퍼와 high-pass 위상천이기와 low-pass 위상천이기 구성된 24 GHz I/Q LO 발생기는 65 nm CMOS 공정에서 설계되었고, 전원 전압 1 V에서 8 mA의 전류를 소모하면서 24.05 GHz에서 24.25 GHz의 주파수 대역에서 7.5 dB의 전압 이득, 2.3 dB의 잡음 지수, 공정 및 온도 변화에 대해 0.1 dB의 I/Q 이득 부정합, 4.3도의 I/Q 위상 부정합의 성능을 보인다.

• 한국정보통신학회논문지
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• 제20권1호
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• pp.110-116
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• 2016

본 논문에서는 디지털 임피던스 보정 회로와 이퀄라이저 회로를 가진 1.2V 5Gb/s SLVS 차동 송신단을 제안한다. 제안하는 송신단은 4-위상 출력 클록을 갖는 위상 고정 루프, 4-to-1 직렬변환기, 레귤레이터, 출력 드라이버, 그리고 신호보존성을 향상하기 위한 이퀄라이저 회로를 포함한다. 또한, built-in self-test를 위해 pseudo random bit sequence 발생기를 함께 구현한다. 제안하는 SLVS 송신단은 80mV에서 500mV의 차동 출력 전압범위를 지원한다. SLVS 송신단은 1.2V의 공급전압을 가지는 65nm CMOS공정을 이용하여 구현한다. 측정된 5Gb/s SLVS 송신단의 peak-to-peak 시간 지터는 46.67ps이며, 전력소모는 1.88mW/Gb/s이다.

• 한국정보통신학회논문지
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• 제21권3호
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• pp.585-593
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• 2017

본 논문에서는 모바일 시스템을 위한 저전력 HEVC(High Efficiency Video Coding) 루프 내 필터의 디블록킹 필터 하드웨어 구조를 제안한다. HEVC의 디블록킹 필터는 영상압축 시 발생한 블록화 현상을 제거한다. 현재 다양한 모바일 시스템에서 UHD 영상 서비스를 지원하지만 전력 소모가 높은 단점이 있다. 제안하는 저전력 디블록킹 필터 하드웨어 구조는 필터를 적용하지 않을 때 내부 모듈에 클록을 차단하여 전력 소모를 최소화 하였다. 또한, 낮은 동작 주파수에서 높은 처리량을 위해 4개의 병렬 필터 구조를 가지며, 각 필터는 4단 파이프라인으로 구현하였다. 제안하는 디블록킹 필터 하드웨어 구조는 65nm CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 52.13K개의 게이트로 구현되었다. 또한, 110MHz의 동작 주파수에서 8K@84fps의 실시간 처리가 가능하며, 동작 전력은 6.7mW이다.

• 한국통신학회논문지
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• 제37B권9호
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• pp.814-821
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• 2012

본 논문에서는 하드웨어 기반의 플로우 수락 제어 알고리즘(FAC)을 이용하여 실시간 플로우 관리가 가능한 네트워크 프로세서인 옴니플로우 프로세서를 제안한다. 옴니플로우 프로세서는 플로우 연결 설정 및 해제를 실시간으로 처리하므로 플로우 업데이트 주기를 짧게 설정할 수 있고, 이 주기 내에 입력되지 않는 패킷들이 속하는 플로우의 연결을 해제함으로써 실제 유효한 플로우만을 효율적으로 관리할 수 있다. 그러므로 FAC를 통해 TCP 뿐만 아니라 UDP 응용서비스의 전송 신뢰성을 높힐 수 있다. 이 프로세서는 65nm CMOS 공정에 의해 총 2천5백만 게이트 용량의 칩으로 제작되었으며, 패킷 처리를 위한 32개의 RISC 코어를 이용하여 최대 동작 주파수가 555MHz 일 때 40Gb/s의 처리 성능을 갖는다.

• 전자공학회논문지
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• 제51권4호
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• pp.49-58
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• 2014

본 논문에서는 저전력 고속 모바일 I/O 인터페이스를 위한 저스윙 차동 니어-그라운드 시그널링 (NGS) 트랜시버를 소개한다. 제안하는 트랜스미터는 온-칩 레귤레이터로 정류된 프로그래머블한 스윙을 가지는 전압-모드 드라이버와 비대칭 상승/하강시간을 가지는 전단드라이버를 사용한다. 제안하는 리시버는 고주파이득을 신장시키는 피드-포워드 커패시터를 이용한 새로운 다중경로이득 차동앰프를 사용한다. 또한, 이 리시버는 가변적인 트랜스미터 출력스윙에 의한 입력 공통모드 변화를 보상하며, 리시버 입력단 증폭기의 전류 미스매치를 최소화하기 위하여 새로운 적응형 바이어스 생성기를 포함한다. 트랜스미터와 리시버에 적용된 새로운 간단하고 효과적인 임피던스 매칭 기술들의 사용으로 우수한 시그널 인테그리티와 높은 파워 효율을 이뤄냈다. 65 nm CMOS 공정으로 설계된 제안하는 트랜시버는 10 cm 길이의 FR4 PCB에서 채널당 13 Gbps의 전송속도와 0.3 pJ/bit (= 0.3 mW/Gbps)의 높은 파워 효율을 갖는다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.140-142
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• 2011

본 논문에서는 모바일 그래픽프로세용 특수목적 연산 회로를 설계하였다. 특수목적 연산회로(SFU)는 6개의 연산, 즉, $1/{\chi}$, $\frac{1}{{\sqrt{x}}$, $log_2x$, $2^x$, $sin(x)$, $cos(x)$를 지원한다. 특수목적 연산 회로는 높은 정밀도 조건을 만족하기 위해 IEEE 표준 부동 소수점 형식을 사용하는 2차 다항식 minimax 알고리즘을 사용하였으며, 높은 연산 성능을 위해 5-단 파이프라인 구조를 갖고 있다. 설계한 특수목적 연산회로 는 65nm 삼성 CMOS 표준셀 공정 조건에서 약 23,000개의 게이트로 구성되며, 약 400 Mhz의 동작 주파수를 가진다. 설계된 회로는 파이프라인 구조로 동작하므로 약 400 MOPS(Million Operations Per Second)의 연산 성능을 갖고 있어서, 고성능 3차원 그래픽 프로세서에 적용이 가능하다.

• 대한전자공학회논문지SD
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• 제48권8호
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• pp.10-17
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• 2011

휴대용 전자 기기 수요가 증가하면서 저전력 회로에 대한 관심이 커지고 있다. 이와 더불어 프로세서 데이터 패스의 폭이 넓어지고, 파이프라인의 단계가 많아짐에 따라, 사용되는 플립플롭의 수가 증가하였다. 그로 인해 플립플롭의 전력 소모 및 성능이 전체 시스템에 미치는 영향이 커졌다. 또한, 반도체 공정 스케일이 점점 줄면서, 공급 전압과 문턱 전압이 감소되었고 이로 인해 노이즈가 회로에 미치는 영향이 커지고 있다. 본 논문에서는 노이즈 면역을 향상시키면서도 저전력 시스템에 사용할 수 있는 플립플롭을 제안하고자 한다. 제안한 회로는 1.2V에서 동작하는 65nm CMOS 공정으로 구현하였다.

• 전기전자학회논문지
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• 제23권4호
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• pp.1257-1264
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• 2019

본 논문에서는 모바일 산업 프로세서 인터페이스(MIPI:mobile industry processor interface)의 C-PHY 사양 버전 1.1을 지원하는 3-GSymbol/s/lane 송수신기가 제안된다. 제안한 송수신기는 3 개 채널에서 3 개 레벨 신호의 사용으로 인해 저하된 신호 보존성을 개선하기 위해 채널 부정합 보정을 수행한다. 제안된 채널 부정합 보정은 수신기에서 채널 부정합을 검출하고, 검출 결과에 따라 송신기에서 전송 데이터의 지연 시간을 조정함으로써 수행된다. 수신기에서 채널 불일치 검출은 송신기로부터 전송된 정해진 데이터 패턴에 대하여 수신된 신호의 위상을 비교함으로써 수행된다. 제안된 MIPI C-PHY 송수신기는 1.2 V 공급 전압의 65 nm CMOS 공정을 사용하여 설계되었다. 각 송수신기 레인의 면적과 전력소모는 각각 0.136 ㎟와 17.4 mW/GSymbol/s이다. 제안된 채널 부정합 보정은 채널 부정합으로 인한 88.6 ps의 시간 지터를 34.9 ps로 줄인다.