• 한국전자파학회논문지
• /
• 제17권6호
• /
• pp.597-604
• /
• 2006

[ $3.1{\sim}5.15$ ] GHz 대역의 광대역 저잡음 증폭기를 새로운 입력 매칭 방식과 귀환회로 방식으로 구현하였다. 제안된 광대역 증폭기는 $0.18{\mu}m$ RF CMOS 공정을 사용하여 제작하였다. 측정된 값은 잡음지수가 $3.4{\sim}3.9$ dB, 전력 이득은 $12.8{\sim}14$ dB, 입력 매칭은 -9.4이고 입럭 IP3는 -1 dBm이고, 소비 전력은 14.5 mW이다.

• 한국통신학회논문지
• /
• 제33권5C호
• /
• pp.395-402
• /
• 2008

본 논문에서는 무선 통신 분야의 WLAN/WMAN 시스템에 집적화할 수 있도록 I/Q 채널 12비트 40MS/s 파이프라인 아날로그-디지털 변환기를 제안하였다. 제안하는 A/D 변환기는 높아진 동작 속도와 CMOS 소자의 최소 선폭이 작아지며 생기는 듀티 사이클의 변화를 보정해 줄 수 있는 DLL 기반의 듀티 사이클 보정 회로를 집적화 하였다. 입력 듀티 사이클이 1%에서 99%까지 변동이 있어도 정확한 50%의 듀티 사이클을 가진 신호로 보정 가능하도록 설계하였다. 제작된 A/D 변환기는 $0.18{\mu}m$ CMOS n-well 1-poly 6-metal 공정으로 제작되었으며, 전력 소모는 1.8V 전원 전압에서 184mW이다. 샘플링 및 입력 주파수가 각각 20MHz, 1MHz 일 때 52dB의 SNDR과 59dBc의 SFDR을 나타내었다.

• ETRI Journal
• /
• 제35권2호
• /
• pp.226-233
• /
• 2013

This paper presents a two-stage power-efficient class-AB operational transconductance amplifier (OTA) based on an adaptive biasing circuit suited to low-power dissipation and low-voltage operation. The OTA shows significant improvements in driving capability and power dissipation owing to the novel adaptive biasing circuit. The OTA dissipates only $0.4{\mu}W$ from a supply voltage of ${\pm}0.6V$ and exhibits excellent high driving, which results in a slew rate improvement of more than 250 times that of the conventional class-AB amplifier. The design is fabricated using $0.18-{\mu}m$ CMOS technology.

• 대한전자공학회논문지TC
• /
• 제44권1호
• /
• pp.69-78
• /
• 2007

T-DMB 및 mobile-DTV를 위한 주파수 합성기를 1.8V $0.18{\mu}m$ CMOS 공정으로 설계하였다. VCO는 PMOS를 사용하여 위상잡음을 감소시켰고, 인덕터와 캐패시터, 버렉터(varactor)를 선택적으로 스위칭하는 기법을 적용하여 920MHz-2100MHz 대역에서 동작이 가능한 것을 확인하였다. 버렉터 캐패시턴스의 선형 특성을 개선하는 버렉터 바이어스 개수를 2개로 최소화 하였고, 버렉터 스위칭 기법으로 $K_{VCO}$(VCO 이득)를 일정하게 유지할 수 있었다. 추가적으로, VCO 이득 보정 회로를 이용해서 VCO 이득을 유지하면서, VCO 이득의 간격을 일정하게 유지하도록 설계하였다. VCO와 PFD, CP, LF는 Cadence Spectre를 이용하여 검증하였고, 분주기는 Spectre와 Matlab Simulink, ModelSim, HSPICE를 이용하여 검증하였다. VCO의 소모 전력은 10mW, 56.3%의 tuning range, 1.58GHz 출력 주파수에서 -127dBc/Hz @ 1MHz offset(오프셋)의 잡음 특성을 확인하였다. 주파수 합성기의 전체 소모 전력은 18mW, 주파수 합성기의 고착시간은 약 $140{\mu}s$이다.

• 대한전자공학회논문지SD
• /
• 제43권9호
• /
• pp.17-22
• /
• 2006

본 논문에서는 IEEE 802.11a/b/g 무선 랜을 위하여 고속 AFC 기법이 적용된 CMOS LC VCO의 설계를 다룬다. 1.8V $0.18{\mu}m$ CMOS 공정을 사용하였으며, 현재 국제적으로 표준화가 진행된 모든 무선 랜 응용에 적합하도록 인덕터 및 캐패시터를 스위칭하는 방법으로 5.8GHz 대역, 5.2GHz 대역 및 2.4GHz 대역에서 동작하도록 설계하였다. 또한 주파수-전압 특성을 선형화하기 위하여 최적화된 버랙터 바이어싱 기법을 사용하였으며, 필요로 하는 모든 대역에서 저잡음 특성을 유지하기 위하여 4비트 캐패시터 뱅크를 사용하고, 광대역 디지털 주파수 검출기를 이용한 고속 AFC 기법을 구현하여 그 동작을 확인하였다.

• 전자공학회논문지
• /
• 제51권4호
• /
• pp.59-65
• /
• 2014

본 논문에서는 전력증폭기의 효율을 증가시키기 위해서 모드변환 가능한 단권변압기를 제안한다. 모드변환 가능한 단권변압기를 통해 전력증폭기의 저 전력 모드 동작 시 효율을 개선할 수 있다. 이 논문에서는 0.18-${\mu}m$ CMOS 표준 공정을 이용하여 듀얼모드 단권변압기를 이용한 CMOS 전력증폭기를 설계하였다. 고 전력 모드와 저 전력 모드에서 단권변압기의 1차 권선의 권선수를 조절하여 전력증폭기의 동작을 최적화하였다. EM 시뮬레이션 및 전체 회로 시뮬레이션 결과 제안된 멀티모드 CMOS 전력증폭기의 출력전력이 24dBm일 때 전력부가효율(PAE)이 10.4%에서 멀티모드 동작으로 26.1% 로 상승하여 전력증폭기의 성능 개선되었다.

• 전기전자학회논문지
• /
• 제17권4호
• /
• pp.511-516
• /
• 2013

본 논문에서는 DAC(Digital to Analog Converter) 출력을 지연시켜 디지털 피드백 패스를 추가하는 FDPA 기법을 사용한 SDM(Sigma Delta Modulator)을 제안한다. 지연된 디지털 피드백 패스만을 추가하여 SDM의 해상도를 높이고 기존 구조의 아날로그 피드백 패스를 제거함으로써 기존 구조에 비해 사용되는 클록이 줄어들어 회로가 간단하다. 제안한 구조를 설계하기 위해 MATLAB 모델링을 이용하여 적분기의 최적 계수를 설정하였다. 설계된 SDM은 $0.18{\mu}m$ CMOS 공정을 사용하였고 신호 대역폭 20KHz, 샘플링 주파수 2.56MHz에서 81dB의 SNR, $220{\mu}W$의 전력을 소모한다.

• ETRI Journal
• /
• 제40권6호
• /
• pp.693-698
• /
• 2018

This paper presents a true-time delay (TTD) using a commercial $0.13-{\mu}m$ CMOS process for wideband phased-array antennas without the beam squint. The proposed TTD consists of four wideband distributed gain amplifiers (WDGAs), a 7-bit TTD circuit, and a 6-bit digital step attenuator (DSA) circuit. The T-type attenuator with a low-pass filter and the WDGAs are implemented for a low insertion loss error between the reference and time-delay states, and has a flat gain performance. The overall gain and return losses are >7 dB and >10 dB, respectively, at 2 GHz-18 GHz. The maximum time delay of 198 ps with a 1.56-ps step and the maximum attenuation of 31.5 dB with a 0.5-dB step are achieved at 2 GHz-18 GHz. The RMS time-delay and amplitude errors are <3 ps and <1 dB, respectively, at 2 GHz-18 GHz. An output P1 dB of <-0.5 dBm is achieved at 2 GHz-18 GHz. The chip size is $3.3{\times}1.6mm^2$, including pads, and the DC power consumption is 370 mW for a 3.3-V supply voltage.

• ETRI Journal
• /
• 제29권4호
• /
• pp.437-444
• /
• 2007

A CMOS frequency synthesizer block for multi-band orthogonal frequency division multiplexing ultra-wideband systems is proposed. The proposed frequency synthesizer adopts a double-conversion architecture for simplicity and to mitigate spur suppression requirements for out-of-band interferers in 2.4 and 5 GHz bands. Moreover, the frequency synthesizer can consist of the fewest nonlinear components, such as divide-by-Ns and a mixer with the proposed frequency plan, leading to the generation of less spurs. To evaluate the feasibility of the proposed idea, the frequency synthesizer block is implemented in 0.18-${\mu}m$ CMOS technology. The measured sideband suppression ratio is about 32 dBc, and the phase noise is -105 dBc/Hz at an offset of 1 MHz. The fabricated chip consumes 17.6 mA from a 1.8 V supply, and the die-area including pads is $0.9{\times}1.1\;mm^2$.

• 한국통신학회논문지
• /
• 제30권1A호
• /
• pp.104-112
• /
• 2005

본 논문에서는 고속, 저전력 8-비트 ADC를 설계하는 기법들을 제안하였다. 비교적 적은 전력 소모를 가지면서 고속으로 동작 시키기 위해 기존의 파이프라인 구조인 MDAC를 이용한 폐쇄형 구조 대신에 개방형 구조를 채택하였다. 또한 Distributed THA와 캐스캐이드 형태의 구조를 이용하여 높은 샘플링 속도에 최적화 하였다. 제안한 각 단의 크로싱 지점을 판별하는 기법은 증폭기의 개수를 줄일 수 있도록 함으로서 저전력과 좁은 면적의 ADC 구현을 가능하게 하였다. 모의 실험 결과 500-MHz의 샘플링 속도와 1.8V 전원 전압에서 테스트에 필요한 디지털 회로까지 포함, 210mW의 전력을 소비함을 확인 할 수 있었다. 또한 1.2Vpp(Differential) 입력 범위와 200-MHz까지의 입력 주파수에서 8-비트에 가까운 ENOB를 가짐을 볼 수 있었다. 설계된 ADC는 $0.18{\mu}m$ 6-Metal 1-Poly CMOS 공정을 이용, $900{\mu}m{\times}500{\mu}m$의 면적을 차지한다.