• 한국통신학회논문지
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• 제18권12호
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• pp.1970-1982
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• 1993

본 논문에서는 vector-radix 2차원 고속 DCT(VR-FCT)를 VLSI 병렬계산하기 위한 효율적인 어레이 알고리듬을 제안하고, 이를 집적회로로 구현하기 위한 회로를 설계하였다. VR-FCT 알고리듬의 버터플라이 연산부분을 2차원 어레이에 매핑하여 이를 병렬 및 파이프라인 처리함을써 VR-FCT 알고리듬의 고속성과 2차원 어레이의 병렬성 및 국부통신 특성을 동시에 이용할 수 있다는 특징을 갖는다. 제안된 구현방식은 RCA 방식과는 달리 transposition 메모리가 필요치 않으며, 2차원 어레이의 구조적인 규칙성, 모듈성 및 국부연결성 등에 의해 회로설계 시간의 단축, 설계검증 및 설계변경등이 용이하여 VLSI 구현에 매우 적합하다. 연산회로는 곱셈기를 사용하기않고 가산기만으로 설계하였으며, 2의 보수연산 대신에 Canonic-Signed Didit(CSD) 코드를 사용함으로써 약 30%의 가산횟수를 줄일 수 있었다. 제안된 방법의 DCT 연산과정을 C언어로 모델링하여 회로의 유한 레지스터 길이에 대한 연산정밀도를 분석하였다. 제안된 어레이 알고리듬의 시간성능은 (N*N) 2차원 DCT에 대해 O(N+Nnzd-log2N)의 시간 복잡도를 갖는다. 시뮬레이션 결과고부터 Nnzp=4이고 50MHz 클럭이 사용되는 경우, (8*8) DCT계산에 약 0.88 sec가 소요괴며, 약 72*10 pixels/sec의 연산성능이 예상된다.

• 대한전자공학회논문지SD
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• 제42권1호
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• pp.47-55
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• 2005

본 논문에서는 각종 고성능 디스플레이 등 주로 고속에서 저전력과 소면적을 동시에 요구하는 시스템 응용을 위한 임베디드 코어 셀로서의 8b 240 MS/s CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 아날로그 입력, 디지털 출력 및 전원을 제외한 나머지 모든 신호는 칩 내부에서 발생시켰으며, 본 설계에서 요구하는 240 MS/s 사양에서 면적 및 전력을 동시에 최적화하기 위해 2단 파이프라인 구조를 사용하였다. 특히 입력 단에서 높은 입력 신호 대역폭을 얻기 위해 개선된 부트스트래핑기법을 제안함과 동시에 잡음 성능을 향상시키기 위해 제안하는 온-칩 전류/전압 발생기를 온-칩 RC 저대역 필터와 함께 칩 내부에 집적하였으며, 휴대 응용을 위한 저전력 비동작 모드 등 각종 회로 설계 기법을 적절히 응용하였다. 제안하는 시제품 ADC는 듀얼모드 입력을 처리하는 DVD 시스템의 핵심 코어 셀로 집적되었으며, 성능 검증을 위해 0.18um CMOS 공정으로 별도로 제작되었고, 측정된 DNL과 INL은 각각 0.49 LSB, 0.69 LSB 수준을 보여준다. 또한, 시제품측정 결과 240 MS/s 샘플링 속도에서 최대 53 dB의 SFDR을 얻을 수 있었고, 입력 주파수가 Nyquist 입력인 120 MHz까지 증가하는 동안 38 dB 이상의 SNDR과 50 dB 이상의 SFDR을 유지하였다. 시제품 ADC의 칩 면적은 1.36 ㎟이며, 240 MS/s 에서 측정된 전력 소모는 104 mW이다.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.53-63
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• 2009

본 논문에서는 IEEE 802.11n 표준과 같은 근거리 무선통신망 응용을 위한 10비트 100MS/s 27.2mW $0.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에 적합한 3단 파이프라인 구조를 기반으로 제작되었으며 각단에 공통적으로 사용되는 증폭기, 프리앰프 및 저항열을 최대한 효율적으로 공유함으로써 전력 소모 및 면적을 최소화하였다. 첫 번째 MDAC과 두 번째 MDAC에는 스위치 저항과 메모리 효과가 없는 증폭기 공유기법을 사용하였고, 세 개의 4비트 flash ADC에는 단 하나의 저항열만을 사용하는 동시에 두 번째 flash ADC와 세 번째 flash ADC에는 프리앰프를 공유하여 전력 소모와 면적을 최소화하였다. 보간 기법을 사용하여 요구되는 프리앰프의 수를 반으로 줄였으며, 프리앰프의 공유 및 보간 기법으로 인한 영향을 최소화하기 위해 낮은 킥-백 잡음을 갖는 비교기를 추가로 제안하였다. 제안하는 시제품 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.83LSB와 1.52LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 52.1dB의 SNDR과 67.6dB의 SFDR을 갖는다. 시제품 ADC의 칩 면적은 $0.8mm^2$이며 전력 소모는 1.8V 전원 전압을 인가하였을 때 100MS/s에서 27.2mW이다.

• 전자공학회논문지
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• 제49권12호
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• pp.184-193
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• 2012

본 논문에서는 고속 직렬 링크에 사용할 수 있는 5비트 2.0GS/s 2-way time interleaved 파이프라인 ADC 기반의 수신기를 소개한다. 샘플링 주파수를 높이기 위해, ADC 각 단은 트랙킹과 증폭이 동시에 수행되는 전류 모드 구조를 사용하였다. 또한 ADC 각단에 1-tap FIR 등화기를 탑재하여 별도의 디지털 후처리 없이 채널의 ISI를 감소시켰다. 제안한 수신기는 110nm 공정을 사용하여 설계하였다. 메모리를 제외한 수신기는 $0.58{\times}0.42mm^2$의 크기를 갖고, 동작전압 1.2V에서 91mW의 전력을 소모한다. 시뮬레이션 결과 2.0GS/s 샘플링 주파수에서 20MHz의 입력 주파수와 Nyquist 주파수인 1.0GHz 입력신호에 대하여 동일하게 26.0dB의 SNDR과 4.0비트의 ENOB특성을 확보하였다.

• 대한전자공학회논문지TE
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• 제39권4호
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• pp.355-355
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• 2002

본 논문에서는 디지털 오디오의 하드웨어 설계 시 가장 중요하고 고집적도를 요구하는 부동소수점 유닛을 설계하였다. 대부분의 모든 오디오 시스템이 다채널을 지원하고 고음질을 요구한다. 하드웨어로 구현한 부동소수점 연산기는 MPEG-2 AAC 복호기를 DSP로 구현 시 실시간 디코딩이 가능하도록 설계하였다. 그 이유는 오디오 분야에서 MPEG-2 AAC는 MPEG-4 이후 오디오와 상호 호환성을 갖기 때문이다. MPEG-2 AAC 디코더에서 가장 많은 연산부분을 차지하는 부동소수점유닛의 속도향상을 위하여 하드웨어로 설계하였다. FPU는 승산기와 가산기로 구성되어있다. 승산기는 Radix-4 Booth알고리즘을 사용하였고 가산기는 속도향상을 위하여 1의 보수 방식을 채택하였다. 부동소수점 형식은 지수부에 8bit 가수부에 24bit를 사용한다. IEEE 단정도 포맷과 호환되도록 설계하였으며, 연산기의 속도를 향상시키기 위하여 파이프라인 구조를 채택하였다. 모든 세부블록들은 ISO/IEC 13818-7 표준에 의거하여 구현하였다. 알고리즘 테스트는 C언어를 사용하였고, 설계는 VHDL(VHSIC Hardware Description Language)을 사용하였다. 최대동작속도는 23.2MHz이고, 안정상태의 동작속도는 약 19MHz이다.

• 한국음향학회지
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• 제23권8호
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• pp.554-561
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• 2004

반도체 기술과 멀티미디어 통신기술이 발달하면서 고품위 영상과 다중 채널의 오디오에 관심을 갖게 되었다. MPEG 오디오 계층 3 디코더는 표준안에 기반을 둔 프로세서로써 기존에 많이 구현되어 있다. MPBG-1오디오 계층3 디코더의 합성필터는 디코더 전체에서 가장 많은 연산을 필요로 하기 때문에 고속 프로세서를 설계하기 위해서는 연산량을 줄일 수 있는 새로운 방식의 합성필터를 필요로 한다. 따라서 본 논문에서는 MPEG-1 오디오 계층 3의 핵심부분인 합성필터 부분을 DALUT (distributed arithmetic look-up table)방식을 이용하여 FPGA (Field Programmable Gate Array)에 구현하였다. 고속 필터를 설계하기 위해서 승산기 대신에 DALUT방식을 사용하였고, 파이프라인 구조를 사용하였으며, 데이터를 코사인 함수와 곱셈한 결과를 테이블로 만듦으로써 곱셈기를 제거하여 30%의 성능향상을 얻었다. 본 논문에서의 하드웨어 설계는 모두 VHDL (VHSIC Hardware Description Language)로 기술하였다. VHDL 시뮬레이션은 ALDEC사의 Active-HDL 6.1과 Model-sim 및 합성은 Synplify Pro 7.2v을 사용하였다. 대상 라이브러리는 XILINX사의 XC4010E, XC4020BX, XC4052 XL, P&R 툴은 XACT Ml.4를 사용하여 구현하였다. 구현된 프로세서는 20MHz∼70MHz사이에서 동작한다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제5권4호
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• pp.467-478
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• 1999

실시간 태스크의 최악 실행시간을 예측할 때 과예측이 발생하는 원인은, 첫째 프로그램의 동적인 최악 실행 행태를 정적으로 분석하는 것이 근본적으로 어렵기 때문이며, 둘째 최근의 RISC 형태 프로세서에 포함되어 있는 파이프라인 실행 구조와 캐쉬 등이 그러한 정적 분석을 더욱 어렵게 만들기 때문이다. 그런데 기존의 연구에서는 각각의 과예측 원인을 해결하기 위한 방법에 대해서만 언급하고 있을 뿐 분석의 정확도에서 각 원인이 차지하는 비중에 대해서는 언급하고 있지 않다. 이에 본 연구에서는 최악 실행시간 예측시 과예측을 유발하는 원인들, 즉 분석 요소들의 영향을 정량적으로 조사함으로써 기존의 최악 실행시간 분석 기법들이 보완해야 할 방향을 제시하고자 한다. 본 연구에서는 실험이 특정 분석 기법에 의존하지 않도록 하기 위하여 시뮬레이션 방법에 기반한다. 이를 위해 분석 요소별 스위치가 포함된 MIPS R3000 프로세서를 위한 시뮬레이터를 구현하였는데, 각 스위치는 해당 분석 요소에 대한 분석의 정확도 수준을 결정한다. 모든 스위치 조합에 대해서 시뮬레이션을 반복 수행한 다음 분산 분석을 수행하여 어떤 분석 요소가 가장 큰 영향을 끼치는지 고찰한다.Abstract Existing analysis techniques for estimating the worst case execution time (WCET) of real-time tasks still suffer from significant overestimation due to two types of overestimation sources. First, it is unavoidably difficult to predict dynamic behavior of programs statically. Second, pipelined execution and caching found in recent RISC-style processors even more complicate such a prediction. Although these overestimation sources have been attacked in many existing analysis techniques, we cannot find in the literature any description about questions like which one is most important. Thus, in this paper, we quantitatively analyze the impacts of overestimation sources on the accuracy of the worst case timing analysis. Using the results, we can identify dominant overestimation sources that should be analyzed more accurately to get tighter WCET estimations. To make our method independent of any existing analysis techniques, we use simulation based methodology. We have implemented a MIPS R3000 simulator equipped with several switches, each of which determines the accuracy level of the timing analysis for the corresponding overestimation source. After repeating simulation for all of the switch combinations, we perform the variance analysis and study which factor has the largest impact on the accuracy of the predicted WCETs.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.60-68
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• 2008

본 논문에서는 10비트 해상도를 가지면서 0.5V부터 1.2V까지의 전원 전압에서 10MS/s 이상 100MS/s 까지 재구성이 가능한 저전력 2단 파이프라인 ADC를 제안한다. 제안하는 ADC는 0.5V의 전원 전압 조건에서도 10비트 해상도를 얻기 위해 입력단 SHA 회로에는 낮은 문턱 전압을 가지는 소자를 사용한 게이트-부트스트래핑 기법 기반의 샘플링 스위치를 사용하였으며, SHA 회로와 MDAC 회로에 사용된 증폭기에도 넓은 대역폭을 얻기 위해 입력단에는 낮은 문턱 전압을 가지는 소자를 사용하였다. 또한 온-칩으로 집적된 조정 가능한 기준 전류 발생기는 10비트의 해상도를 가지고, 넓은 영역의 전원 전압에서 동작할 수 있도록 증폭기의 정적 및 동적 성능을 최적화시킨다. MDAC 회로에는 커패시터 열의 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 전 방향 대칭 구조의 레이아웃 기법을 제안하였다. 한편, flash ADC 회로 블록에는 비교기에서 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 시제품 ADC는 0.13um CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.35LSB 및 0.49LSB 수준을 보인다. 또한, 0.8V의 전원 전압 60MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56.0dB, 69.6dB이고, 19.2mW의 전력을 소모하며, ADC의 칩 면적은 $0.98mm^2$이다.

• 전자공학회논문지
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• 제51권11호
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• pp.66-72
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• 2014

Histogram of oriented gradient (HOG) 특징은 영상 기반 보행자 인식에서 널리 사용되고 있다. HOG 특징을 이용한 보행자 인식의 인식률을 높이는데 가장 중요한 역할을 하는 것은 보간 기술이다. HOG 특징 연산에 보간 기술을 적용하기 위해서는 각 픽셀의 기울기 방향에 가장 근접한 두 개의 기울기 방향 bin과 가중치를 계산해야 한다. 따라서 본 논문에서는 HOG 특징 연산에 적용하기 위한 효율적인 기울기 방향 bin 및 가중치 연산 회로를 제안한다. 제안하는 회로는 탄젠트 함수와 나눗셈 연산을 피하기 위해 미리 계산된 값을 테이블로 지정하여 사용하였으며, 탄젠트 함수와 가중치 값의 특성을 이용함으로써 회로 내 테이블의 크기를 최소화하였다. 또한 처리 속도 향상을 위해 파이프라인 구조를 적용하였으며, 효율적인 coarse 및 fine 탐색 방법을 적용하여 각 픽셀에 대한 기울기 방향 bin과 가중치를 두 클락 사이클 내에 계산한다. 본 논문에서 제안하는 회로는 $1^{\circ}$ 단위로 기울기 방향을 계산하여 기울기 방향 bin과 가중치를 모두 결정하기 때문에 HOG 특징을 위한 보간 기술에 적용되어 높은 인식률을 제공하기 위해 사용될 수 있다.

• 자원ㆍ환경경제연구
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• 제18권4호
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• pp.787-813
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• 2009

최근 기후변화가 가장 큰 이슈로 부각되고 있는 가운데 북극의 해빙이 점차 줄어들고 있다는 점을 강조하고 있다. 이에 따라 세계적으로 화석연료를 줄이려는 정책적 움직임을 보이고 있다. 그런데 기후변화로 인한 북극의 해빙 감소를 천연가스 자원개발 측면에서 보면 예전에 비해 오히려 낮은 단위 비용으로 천연가스를 생산할 수 있는 기회를 만들어주고 있는 것이다. 본 논문은 이러한 양자 모순관계에서 북극의 천연가스에 대한 영유권을 갖고 있는 국가들은 어떠한 정책을 갖고 움직이고 있는지를 살펴보고자 하였다. 특히 북극에서 가장 많은 매장량을 갖고 있는 러시아의 북극에서의 천연가스 개발 정책이 향후 세계 천연가스시장에서의 수급에 미칠 영향이 상당할 것으로 분석되는 바, 이에 대한 국가적 대응책이 마련되어져야 할 것이다. 러시아가 2030~2040년대에 매장량이 풍부한 야말 반도에서 생산된 천연가스를 북극항로를 통해 액화천연가스(LNG) 수송선으로 수출하게 되면 세계 천연가스시장의 구조는 새로운 단계로 발전될 것이다. 왜냐하면 이러한 거래 형태는 이전의 천연가스 거래에 있어서 지리적 한계를 뛰어 넘을 뿐만 아니라 이제까지의 파이프라인 가스(PNG) 거래 중심에서 액화천연가스(LNG) 거래 중심으로 무게가 이동하기 때문이다. 한편 우리나라와 같이 북극에 대한 영유권을 갖고 있지 않은 중국이나 일본의 움직임을 살펴보면서 우리에게 주는 타산지석의 교훈을 얻고자 하는 것이다.