• 전자공학회논문지C
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• 제36C권5호
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• pp.27-37
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• 1999

비냉각 열상장비의 핵심 부품으로 사용되는 InfraRed Focal Plane Array(IRFPA)용 CMOS ReadOut IC (ROIC)를 설계하였다. 설계된 ROIC는 64×64 배열의 Barium Strontium Titanate(BST) 적외선 검출기에서 검출되는 신호를 받아 이를 적절히 증폭하고 잡음제거 필터링을 거쳐 pixel 단위로 순차적으로 출력하는 기능을 수행하며, 검출기 소자와의 임피던스 매칭, 저잡음 및 저전력 소모, 검출기 소자의 pitch 등의 사양을 만족하도록 설계되었다. 검출기 소자와 전치 증폭기 사이의 임피던스 매칭을 위해 MOS 다이오드 구조를 기본으로 하는 새로운 회로를 고안하여 적용함으로써 표준 CMOS 공정으로 구현이 가능하도록 하였다. 또한, tunable 저역통과 필터를 채용하여 신호대역 이상의 고주파 잡음이 제거되도록 하였으며, 단위 셀 내부에 클램프 회로를 삽입하여 출력신호의 신호 대 잡음비가 개선되도록 하였다. 64×64 IREPA ROIC는 0.65-㎛ 2P3M (double poly, tripple metal) N-Well CMOS 공정으로 설계되었으며, 트랜지스터, 커패시터 및 저항을 포함하여 약 62,000여개의 소자로 구성되는 코어 부분의 면적은 약 6.3-{{{{ { mm}_{ } }}}}×6.7-{{{{ { mm}_{ } }}}}이다.

• 마이크로전자및패키징학회지
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• 제22권2호
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• pp.33-39
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• 2015

타이타늄산바륨($BaTiO_3$)은 대표적인 강유전 물질로 유전상수가 200 이상의 값을 나타내는 물질이다. 타이타늄산바륨을 나노입자화하면 나노커패시터(nanocapacitors)와 강유전체 메모리(ferroelectric random access memories)와 같이 여러 용도로 응용 가능하다. 하지만, 나노입자의 합성방법에 따라 나노입자의 분산특성이 달라지며 이에 활용할 수 있는 분야가 달라질 수 있다. 본 연구에서는 타이타늄산바륨 나노입자를 옥살레이트법(oxalate method)과 sol-gel법(ambient condition sol method)으로 합성하고 각 방법에 따른 나노입자의 크기와 분산상태를 확인하였다. 각각의 공정에 사용한 캡핑 에이전트(capping agent)는 poly vinyl pyrrolidone (PVP)을 옥살레이트법에 이용하였고 sol-gel법에는 tetrabutylammonium hydroxide (TBAH)를 이용하였다. 합성된 나노입자의 X-선 회절 분석 패턴을 분석하여 cubic 결정구조를 갖는 타이타늄산바륨을 확인하였다. 푸리에(Fourier) 변환 적외선 분광분석을 이용하여 나노입자의 캡핑 에이전트 결합상태와 시차주사현미경과 입도분석기를 이용한 나노입자의 크기 및 뭉침 변화를 확인하였다.

• 전기화학회지
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• 제15권3호
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• pp.190-197
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• 2012

비닐에틸렌 카보네이트(VEC: vinyl ethylene carbonate)를 전해질 첨가제로 사용했을 때 하이브리드 커패시터(hybrid capacitors) 전극에서 나타나는 전기화학적 특성변화에 대해서 고찰하였다. 하이브리드 커패시터는 양극은 활성탄(AC : activated carbon) 음극은 리튬티타늄옥사이드(LTO: $Li_4Ti_5O_{12}$)를 사용하였고, 전해질로서는 에틸렌 카보네이트(EC: ethylene carbonate): 디메틸 카보네이트 (DMC: dimethyl carbonate) : 에틸메틸 카보네이트(EMC : ethyl methyl carbonate)를 사용하였고, 염으로 육불화인산리튬($LiPF_6$: lithium hexafluoro phosphate)을 사용하였다. 전극 표면의 산소관능기 그룹을 제거하고, 표면을 환원시킴으로써 전극에 안정성을 향상시킨다고 알려진 VEC의 첨가량에 따른 전기화학적 특성을 평가하였으며, 0.7%(부피비)의 VEC첨가시, 가장 우수한 전기화학적 특성을 얻을 수 있었다. 0.7% 이상 첨가하였을 경우, 오히려 부반응 증가로 전기화학적 성능이 감소하였다. X-ray photoelectron spectrocopy (XPS) 결과로부터 LTO 전극에서 VEC가 첨가되지 않은 전해질에 비해 LiF가 감소한 것을 확인 할 수 있었다. VEC가 첨가되지 않은 전해질은 2500 사이클 후, 43.2 %의 용량 유지를 나타냈지만, 최적화된 VEC 첨가를 통하여 82.7 %의 높은 용량을 유지하는 특성을 가진 하이브리드 커패시터를 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.93-100
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• 2009

본 논문에서는 전하 펌프(charge pimp) 방식의 전압 더블러(voltage doubler) 구조를 이용한 4채널 DC-DC 컨버터 개발을 소개한다. 무선 통신 트랜시버 내부에 위치하는 FEM(Front End Module)에서의 사용을 목표로 연구 개발 중인 정전 용량형 SP4T RF MEMS 스위치 구동용 DC-DC 컨버터를 개발하였다. 소비 전력이 적으며 작은 면적을 차지하는 전하 펌프 구조와 10MHz 스위칭 주파수를 이용하여 3.3V에서 $11.3{\pm}0.1V$, $12.4{\pm}0.1V$, $14.1{\pm}0.2V$로 승압한다. 전압 레벨 변환기(Voltage level shifter)를 이용하여 DC-DC 컨버터의 출력을 3.3V 신호로 선택적으로 온오프(on/off) 할 수 있으며 정전 용량형 MEMS 기기에 선택적으로 전달할 수 있도록 구현하였다. 칩 외부에 수동 소자를 추가하지 않고 칩 내부에 CMOS 공정 중에 제작된 저항과 커패시터만으로 원하는 출력을 낼 수 있도록 설계하였다. 전체 칩의 크기는 패드를 포함하여 $2.8{\times}2.1mm^2$이며 소비 전력은 7.52mW, 7.82mW, 8.61mW이다.

• 마이크로전자및패키징학회지
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• 제14권2호
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• pp.41-47
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• 2007

현재 PCB기판내에 소재나 칩부품을 이용하여 커패시터나 저항을 구현하여 내장시키는 임베디드 패시브기술에 대한 연구가 많이 진행되어 지고 있다. 본 연구에서는 커패시터 용량이나 인덕터의 특성이 검증된 칩부품을 기판내 내장시켜 다이플렉서 기판을 제작하였다. $880\;MHz{\sim}960\;MHz(GSM)$영역과 $1.71\;GHz{\sim}1.88\;GHz(DCS)$영역을 나누는 회로를 구성하기 위해 1005크기의 6개 칩을 표면실장 공정과 함몰공정으로 형성시켜 Network Analyzer로 측정하여 비교하였다. chip표면실장으로 구현된 Diplexer는 GSM에서 최대 0.86 dB의 loss, DCS에서 최대 0.68 dB의 loss가 나타났다. 표면실장과 비교하였을 때 함몰공정의 Diplexer는 GSM 대역에서 약 5 dB의 추가 loss가 나타났으며 목표대역에서 0.6 GHz정도 내려갔다. 칩 전극과 기판의 도금 연결부위는 $260^{\circ}C$, 80분의 고온공정 및 $280^{\circ}C$, 10초의 솔더딥핑의 열충격 고온공정에서도 이상이 없었으며 특성의 변화도 거의 관찰되지 않았다.

• 한국전자파학회논문지
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• 제19권3호
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• pp.376-383
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• 2008

일반적으로 고속의 디지털부와 아날로그부의 귀환 전류 평면(Return Current Plane: RCP)은 분할된다. 이것은 PCBs(Printed Circuit Boards)에서 각 서브 시스템 사이의 노이즈가 서로 간섭을 일으키지 않도록 하기 위해서 이루어지지만, 각 서브 시스템 사이에 연결된 신호선이 존재하는 경우 이러한 분할은 원치 않는 효과를 발생시킨다. EMI(Electromagnetic Interference) 측면에서 전자파의 복사 방출을 증가시키는 주된 요인이 된다. 이러한 전자파 복사 방출 노이즈를 저감시키기 위한 해결 방법으로 component bridge(저항 브릿지, 커패시터 브릿지, 페라이트 비드 브릿지 등: CB)가 사용되고 있지만, 아직 정확한 CB의 사용 지침이 부족한 실정이다. 본 논문에서는 EMI측면에서 다중-CB사용 방법에 대한 설계 원리를 측정을 통해 전자파 복사 방출을 분석하고, 노이즈 저감 방법에 대한 설계 방법을 제시하고자 한다. 일반적으로 다중-CB 사이의 간격은 ${\lambda}/20$으로 페라이트 비드(ferrite bead)를 사용하도록 권장하고 있다. 본 논문은 CB의 다중 연결시 페라이트 비드와 칩 저항에 대한 설계방법을 측정과 시뮬레이션을 통하여 증명하였고, 다중 연결된 칩 저항이 EMI 측면에서 분할된 RCP의 노이즈 저감에 더욱 더 효과적인 설계 방법임을 증명하였다.

• 한국전자파학회논문지
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• 제19권3호
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• pp.366-375
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• 2008

일반적으로 고속의 디지털부와 아날로그부의 귀환 전류 평면(Return Current Plane: RCP)은 분할된다. 이것은 PCBs(Printed Circuit Boards)에서 각 서브 시스템 사이의 노이즈가 서로 간섭을 일으키지 않도록 하기 위해 이루어지지만, 각 서브 시스템 사이에 연결된 신호선이 존재하는 경우, 이러한 분할은 원치 않는 효과를 발생시킨다. RCP의 분할은 회로적인 측면에서 신호 무결성(Signal Integrity)에 악영향을 미치고, EMI(Electromagnetic Interference) 측면에서 전자파의 복사 방출을 증가시키는 주된 요인이 된다. 이러한 신호 무결성을 유지하기 위한 방법으로 component bridge(저항 브릿지, 커패시터 브릿지, 페라이트 브릿지 등: CB)가 사용되고 있지만 아직 정확한 CB의 사용 지침이 부족한 실정이다. 본 논문에서는 신호 무결성 측면에서 다중-CB 사용 방법에 대한 설계 원리를 측정과 시뮬레이션을 통해 분석하고 노이즈 저감 방법에 대한 설계 방법을 제시하고자 한다. 일반적으로 CB, 사이의 간격은 ${\lambda}/20$로 페라이트 비드(ferrite bead)를 사용하도록 권장하고 있다. 본 논문은 CB의 다중 연결시 페라이트 비드와 칩 저항에 대한 설계 방법을 측정과 시뮬레이션을 통하여 증명하였고, 다중 연결된 칩 저항$(0{\Omega})$이 신호 무결성 측면에서 더욱 더 효과적인 설계 방법임을 증명하였다.

• Composites Research
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• 제32권6호
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• pp.301-306
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• 2019

정전 소자는 기계적 에너지를 전기적 에너지로 바꿀 수 있는 소자로, 제작 공정이 간단하고 높은 전기적 출력을 발생시키는 장점이 부각되어 주목받고 있는 소자이다. 정전 소자가 소개된 이례 높은 출력으로 휴대형 전자기기를 충전할 수 있는 시스템이 소개되었으나, 최근 연구에서는 기체 항복과 전계 방출 현상으로 인한 출력의 한계가 보고되고 있다. 이와 같은 한계를 극복하기 위하여 본 연구에서는 금속-금속 표면 간 접촉을 활용하여 정전 소자에 이온 강화 전계 방출 현상과 전자 사태를 유도해 전자가 직접적으로 전극 사이를 흐를 수 있는 정전 소자 설계를 소개한다. 본 정전 소자의 출력은 평균 피크 개로 전압 340 V, 평균 피크 폐회로 전류 10 mA 정도로 측정되었고, 표면 전하 생성층의 표면 전하의 양에 따라 출력이 변화하였다. 본 연구에서 개발된 정전 소자는 실효 출력이 약 0.9 mW로, 기존 정전 소자에 비해 2.4배 높은 일률을 보였다. 본 정전 소자는 높은 출력을 통해 배터리, 커패시터 등을 사용하는 휴대형 전자기기 및 센서들을 독립적으로 충전시켜 유용하게 사용될 수 있을 것으로 사료된다.

• 전자공학회논문지
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• 제54권5호
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• pp.24-32
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• 2017

본 논문에서는 생체 신호 처리를 위한 12비트 이상의 고 해상도를 갖는 저 전력 CMOS 4차 델타-시그마 변조기를 설계하였다. 제안하는 4차 델타-시그마 변조기는 시간 분할 기법을 이용하여 회로를 시간에 따라 재구성해 4개의 연산증폭기가 필요한 회로를 1개의 연산증폭기만으로 구동 시켰다. 이를 통하여 일반적인 구조보다 전력소모를 75% 감소시킬 수 있다. 또한 kT/C 잡음과 칩 면적을 고려하여 변조기의 입력단과 출력 단의 커패시터들을 안정적으로 구동하기 위하여 적분기내 가변되는 증폭기를 설계하였다. 첫 번째와 두 번째 클럭 위상에서는 2단 연산 증폭기가 동작하고, 세 번째와 네 번째 위상에서는 1단 연산 증폭기가 동작한다. 이로 인하여 두 가지 위상 조건에서 연산증폭기의 위상여유가 60~90도 이내에 존재하게 하므로서 변조기의 안정성을 크게 향상시켰다. 제안한 변조기는 $0.18{\mu}m$ CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 $354{\mu}W$의 전력소모가 측정되었다. 256kHz의 동작주파수, 128배의 오버샘플링 비율 조건에서 250Hz의 입력 신호를 인가하였을 때, 최대 SNDR은 72.8dB, ENOB은 11.8 비트로 측정되었다. 또한 종합 성능 평가지수인 FOM(Walden)은 49.6pJ/step, FOM(Schreier)는 154.5dB로 측정되었다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.18-23
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• 2009

본 연구는 실리콘 기판과 실리콘 산화막 사이의 계면 트랩 밀도와 게이트 누설 전류를 조사하여, Metal-Oxide-Nitride-Oxide-Silicon (MONOS) 메모리 소자의 계면 트랩 특성의 수소-질소 열처리 효과를 조사하였다. 고속열처리 방법으로 850도에서 30초 동안 열처리한 MONOS 샘플들을 질소 가스와 수소-질소 혼합 가스를 사용하여 450도에서 30분 동안추가 퍼니스 열처리 공정을 수행하였다. 열처리 하지 않은 것, 질소, 수소-질소로 열처리 한 세 개의 샘플 중에서, 커패시터-전압 측정 결과로부터 수소-질소 열처리 샘플들이 가장 적은 계면 트랩 밀도를 갖는 것을 확인하였다. 또한, 전류-전압 측정 결과에서, 수소-질소 열처리 소자의 누설전류 특성이 개선되었다. 위의 실험 결과로부터, 수소-질소 혼합 가스로 추가 퍼니스 열처리의해 실리콘 기판과 산화막 사이의 계면 트랩 밀도를 상당히 줄일 수 있었다.