DOI QR코드

DOI QR Code

Design of Low Power 4th order ΣΔ Modulator with Single Reconfigurable Amplifier

재구성가능 연산증폭기를 사용한 저전력 4차 델타-시그마 변조기 설계

  • Received : 2016.12.06
  • Accepted : 2017.04.10
  • Published : 2017.05.25

Abstract

In this paper, a low power 4th order delta-sigma modulator was designed with a high resolution of 12 bits or more for the biological signal processing. Using time-interleaving technique, 4th order delta-sigma modulator was designed with one operational amplifier. So power consumption can be reduced to 1/4 than a conventional structure. To operate stably in the big difference between the two capacitor for kT/C noise and chip size, the variable-stage amplifier was designed. In the first phase and second phase, the operational amplifier is operating in a 2-stage. In the third and fourth phase, the operational amplifier is operating in a 1-stage. This was significantly improved the stability of the modulator because the phase margin exists within 60~90deg. The proposed delta-sigma modulator is designed in a standard $0.18{\mu}m$ CMOS n-well 1 poly 6 Metal technology and dissipates the power of $354{\mu}W$ with supply voltage of 1.8V. The ENOB of 11.8bit and SNDR of 72.8dB at 250Hz input frequency and 256kHz sampling frequency. From measurement results FOM1 is calculated to 49.6pJ/step and FOM2 is calculated to 154.5dB.

본 논문에서는 생체 신호 처리를 위한 12비트 이상의 고 해상도를 갖는 저 전력 CMOS 4차 델타-시그마 변조기를 설계하였다. 제안하는 4차 델타-시그마 변조기는 시간 분할 기법을 이용하여 회로를 시간에 따라 재구성해 4개의 연산증폭기가 필요한 회로를 1개의 연산증폭기만으로 구동 시켰다. 이를 통하여 일반적인 구조보다 전력소모를 75% 감소시킬 수 있다. 또한 kT/C 잡음과 칩 면적을 고려하여 변조기의 입력단과 출력 단의 커패시터들을 안정적으로 구동하기 위하여 적분기내 가변되는 증폭기를 설계하였다. 첫 번째와 두 번째 클럭 위상에서는 2단 연산 증폭기가 동작하고, 세 번째와 네 번째 위상에서는 1단 연산 증폭기가 동작한다. 이로 인하여 두 가지 위상 조건에서 연산증폭기의 위상여유가 60~90도 이내에 존재하게 하므로서 변조기의 안정성을 크게 향상시켰다. 제안한 변조기는 $0.18{\mu}m$ CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 $354{\mu}W$의 전력소모가 측정되었다. 256kHz의 동작주파수, 128배의 오버샘플링 비율 조건에서 250Hz의 입력 신호를 인가하였을 때, 최대 SNDR은 72.8dB, ENOB은 11.8 비트로 측정되었다. 또한 종합 성능 평가지수인 FOM(Walden)은 49.6pJ/step, FOM(Schreier)는 154.5dB로 측정되었다.

Keywords

References

  1. S. H. Yang, J. H. Choi, G. S. Yoon, "A Design of Reconfigurable 4th Order delta-sigma Modulator Using Two Op-amps Journal," Journal of The Institute of Electronics and Information Engineers, vol. 52, No. 5, pp. 875-881, May. 2015.
  2. Y. Chae and G. Han, "Low voltage, low power, inverter-based switched-capacitor delta-sigma modulator," IEEE J. Solid-State circuits, vol. 44, no. 2, pp. 458-472, Feb. 2009. https://doi.org/10.1109/JSSC.2008.2010973
  3. Y. Chae, J. Cheon, S. Lim, M. Kwon, K. Yoo, W. Jung, D. Lee, S. Ham, and G. Han, "A 2.1 M Pixels, 120 Frame/s CMOS Image Sensor With Column-Parallel ${\Delta}{\Sigma}$ ADC Architecture," IEEE J. Solid-State Circuits, vol. 46, no. 1, pp. 236-247, Jan. 2011. https://doi.org/10.1109/JSSC.2010.2085910
  4. S. Richards and G. C. Temes, "Understanding Delta Sigma data converters," Wiley Interscience, 2005.
  5. A. Pugliese, Francesco A. Amoroso, G. Cappuccino, G. Cocorullo, "Analysis of op-amp phase margin impact on SC delta-sigma modulator performance", Microelectronics Journal, vol. 41, pp. 440-446, 2010. https://doi.org/10.1016/j.mejo.2010.05.002
  6. A. P. Perez, E. Bonizzoni, and F. Maloberti, "A 88-dB DR, 84-dB SNDR very low-power single op-amp third-order ${\Sigma}{\Delta}$ modulator," IEEE, J. Solid-State Circuits, Vol. 47, No. 9 pp. 2017-2118, Sep. 2012.
  7. F. Michel and M. S. J. Steyaert, "A 250mV $7.5{\mu}W$ 61dB SNDR SC delta-sigma modulator using near-threshold-voltage-biased inverter amplifiers in 130nm CMOS," IEEE Journal of Solid-State Circuits, vol. 47, No. 3, pp. 709-721, Mar. 2012. https://doi.org/10.1109/JSSC.2011.2179732
  8. Yamamoto, J. and Carusone, A.C. "A 1-1-1-1 MASH Delta-Sigma Modulator With Dynamic Comparator-Based OTAs," IEEE J. Solid-State Circuits, vol. 47, no. 1, pp. 1866-1883, Aug. 2012. https://doi.org/10.1109/JSSC.2012.2196732
  9. A. Ismail and I. Mostafa, "A Process-Tolerant, Low-Voltage, Inverter-Based OTA for Continuous-Time Delta-Sigma ADC", IEEE Transactions on Very Large Scale Integration Systems, vol. 24, pp. 2911-2917, 2016. https://doi.org/10.1109/TVLSI.2016.2525786