전력 MOSFET은 산업 전반에 걸쳐 수요가 급증하고 있고, 멀지않아 장래에 컴퓨터, 통신, 메카트로닉스, 자동차등의 발달로 인하여 갑작스레 수요가 폭발하리라 예상하고 있다. 전력 MOSFET은 10년도 채 못되는 짧은 역사를 지니고 있기 때문에 국내에는 거의 소개된 바가 없으며, 이를 사용한 시스템을 생산하는 업체도 알려진 바 없다. 그러나, 에너지 자원이 빈곤한 우리나라에서는 전력 MOSFET을 사용한 절전형 전원이나 조절기의 개발이 시급하리라 생각된다. 또한 전력MOSFET은 LSI급의 IC제조시설을 활용하여 제작이 가능하기 때문에, 비교적 소규모 시설 투자에 의해 생산시설을 갖출 수가 있다. 따라서, 국내에서도 반도체 기술의 다양화 측면에서라도 전력MOSFET의 개발을 신중히 검토해야 할 때가 왔다고 생각한다.
MOSFET 트랜지스터의 전기적인 특성 변화에 따른 Class-E RF 전력 증폭기의 신뢰성 특성을 분석하였다. Class-E 전력 증폭기에서 MOSFET는 높은 효율을 얻기 위해 스위치로 동작하며, 이로 인해 MOSFET가 off 되었을 때 드레인 단자에 높은 전압 신호가 발생한다. 회로가 동작함에 따라 높은 전압의 스트레스로 인하여 MOSFET의 문턱 전압은 증가하고 전자의 이동도는 감소하여 MOSFET의 드레인 전류는 감소하게 된다. Class-E 전력 증폭기에서 MOSFET의 전류가 감소하면 전력 효율 및 출력 전력은 감소하게 된다. 그러나 class-E 전력증폭기에서 작은 부하 인덕터를 사용할 경우 큰 인덕터를 사용하는 경우에 비 해 신뢰성 특성을 향상시킬 수 있다. 1mH의 부하 인덕터를 사용한 경우 $10^{7}$초 후에 드레인 전류는 46.3%가 감소하였으며, 전력 효율은 58%에서 36%로 감소하였다. 그러나 1nH의 부하 인덕터를 사용한 경우 드레인 전류는 8.89%, 전력 효율 59%에서 55%로 감소하여 우수한 신뢰성 특성을 보여주었다.
본 논문은 SiC MOSFET 디바이스를 사용하는 전력변환장치에서 Rogowski 코일을 이용하여 SiC MOSFET 디바이스에 흐르는 전류를 측정하여, 과전류를 검출하고 게이팅 신호를 차단하는 기법에 관하여 연구한다. SiC MOSFET는 소자의 특성으로 보편적으로 사용되는 과전류 검출 방법인 DeSAT 적용이 어렵기 때문에 Rogowski 코일을 사용하여 스위치 전류를 측정, 과전류를 검출한다. 본 논문에서는 PCB패턴 Rogowski 코일의 설계 방법뿐만 아니라 Rogowski 코일과 적분기의 대역폭에 대해서도 논의한다. 실험은 직류링크 커패시터에 SiC MOSFET 스위치 레그를 병렬로 연결하고, 직류링크 커패시터에 직류전압을 충전 후 스위치 레그를 약 6us정도 단락시켜 SiC MOSFET에 과전류를 발생시킨다. 이 때, 제안한 Rogowski 코일을 이용한 과전류 검출 및 차단 기법의 적용 전후를 비교하여 동작 및 성능(검출 및 차단 소요시간)을 확인한다. 마지막으로 실험 결과를 통해 본 논문에서 제안한 PCB패턴 Rogowski 코일을 이용하여 과전류 검출 및 차단 기법이 검증되었다.
본 논문에서는 저전력 기술인 DVFS (Dynamic Voltage Frequency Scaling) 응용을 위하여, 동작주파수의 변화에도 소비전력이 일정한 특성을 갖는 전류모드 회로를 적용함에 있어서, 저속 동작에서 소비전력이 과다한 전류모드 회로의 문제점을 전류모드 회로에서 sub-threshold 영역 동작의 MOSFET을 적용함으로써 소비전력을 최소화하는 설계기술을 소개한다. 회로설계는 MOSFET BSIM 3모델을 사용하였으며, 시뮬레이션한 결과, strong-inversion 동작일 때 소비전력은 $900{\mu}W$이었으나, sub-threshold 영역으로 동작하였을 때, 소비전력이 $18.98{\mu}W$가 되어, 98 %의 소비전력의 절감효과가 있음을 확인하였다.
초저전력 설계나 에너지 수확 활용은 동적 전력과 정적 전력 사이의 균형을 이루는 점에 근접하는 문턱전압이하의 매우 낮은 전압에서 작동하는 디지털 시스템을 요구한다. 이런 동작 모드에서 일반적인 논리회로의 지연 변화는 매우 크게 된다. 따라서, 본 논문에서 MOSFET 나노 공정기술에서 전력소비를 줄이면서 여러 가지 공정 변이의 영향을 받지 않는 비동기 방식의 NCL (Null conventional logic)을 사용한 저전력 논리회로 설계 방법을 제안하고자 한다. 제안된 NCL 회로는 45nm의 공정기술에서 0.4V의 공급전압을 사용하였고, 각 NCL회로는 속도와 전력에 의해서 일반적인 동기식 회로와 비교되었다.
본 논문은 SiC Mosfet Gate Driver에서 Overcurrent상황 발생시 Mosfet 양단의 전압을 검출함으로써 스위칭 소자를 보호하는 Desaturation detction circuit에 대해 다룬다. IGBT와 다르게 SiC Mosfet의 경우 ohmic 영역과 saturation영역의 구분이 명확하지 않기 때문에 과전류 발생시 Mosfet 양단 전압을 검출하는데 어려움이 있다. 따라서 이를 보완하기 위하여 Mosfet drain측에 새로운 회로를 추가로 설계함으로써 이를 보완하여 효과적으로 양단전압을 검출한다.
본 연구에서는 load-pull 장비를 이용하여 hot carrier 현상에 따른 RF 전력 성능 저하를 측정 분석하였다. 스트레스를 인가한 주에 RF 전력 지수들은 감소하였으며, 고정 전압 조건에서 관찰한 SOIl MOSFET의 DC 성능 지수들 또한 hot carrier stress로 인하여 감소함을 할 수 있었다. 또한 Hot carrier stress로 인한 DC 성능 저하로 인하여 RF 전력 성능 저하의 감소를 알 수 있었다.
본 논문에서는 2${\mu}m$ 고전압 CMOS 공정을 사용한 보호 회로를 포함한 전력 ,MOSFET 구동기를 설계하였다. 제어 회로의 안정한 동작을 위하여 전원 관리 회로를 설계하였으며 전원 관리 회로의 전압 레귤레이터의 보호를 위하여 전압 검출 방식의 단락 보호 회로를 제안하였다. 전압 검출 방식(Voltage-Detection Short Circuit Protection; VDSCP)은 직렬 저항에 의한 전압 강하가 없고, 출력단 단락 상태에서 전압원의 전류를 출력단에 흐르지 못하도록 하는 특성이 있다. 전력 MOSFET를 보호하기 위하여 부하 단락 보호회로, 게이트 전압 제한 회로, 과전압 보호 회로를 설계하였으며, 50V의 항목 전압을 닺는 공정을 이용하여 전력 MOSFET 구동기를 위한 2${\mu}m$ 고전압 CMOS 공정을 개발하였다. 전력 MOSFET이 소비하는 전력 이외에 구동기가 소비하는 전력은 전력 MOSFET 구동 상태에 따라 20 ~ 100mW의 범위에 있는 것으로 확인하였다. 주문형으로 제작된 전력 MOSFET 구동기의 active area의 크기는 $3.5 {\times}2..8mm^2$이다.
최근 Si기반 전력반도체의 물성적 한계로 인해 스위칭 반도체의 발전 속도가 떨어지고, 더 이상의 성능향상을 기대하기 어려운 실정이지만 Si기반보다 우수한 물성을 가진 SiC 기반 전력반도체가 개발되고 있다. 하지만 실제 시스템에 적용하기 위해서는 아직 뚜렷한 방법이 제시되지 못하고 있다. SiC기반 전력반도체의 시스템 설계에 대한 타당성과 솔루션을 제안하기 위하여, 1kW급의 DC-DC컨버터를 설계 및 제작하고 스위칭 주파수, 듀티비, 전압, 전류의 변화 조건 속에서 Si기반 전력반도체와 실험을 통해 비교 분석하였다. 각 시스템 부하별 입․출력을 통한 효율을 분석 및 Si MOSFET 대비 SiC MOSFET의 우수한 스위칭 성능을 확인하였고, 이를 통해 동일한 구동 조건에서 SiC MOSFET의 우수성을 검증하였다.
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[게시일 2004년 10월 1일]
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