• 한국수자원학회:학술대회논문집
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• 한국수자원학회 2008년도 학술발표회 논문집
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• pp.1452-1456
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• 2008

우리나라 주요 상수원인 낙동강, 금강 등의 수질이 급격히 악화됨에 따라, 기존의 정수방법에 어려움이 발생되고 있다. 과거 염소에 의존한 수처리방법이 많이 사용되어 왔으나, 1989년 이후 중금속, THM(Trihalomethane), 페놀사건, 벤젠 등 각종 수돗물 유기물질 오염사고가 다발하면서, 활성탄 및 오존$(O_3)$ 등을 이용한 다양한 처리 시설들이 도입되기 시작했다. 이중 강력한 산화력을 지니고 있는 오존의 경우, 상수처리, 폐 배수처리, 식품의 살균 및 보관, 나아가 반도체 제조공정중의 포토레지스터의 제거에 이르기까지 폭넓게 사용되고 있다. 그러나 오존이 가지는 뛰어난 정화능력에도 불구하고, 막대한 설치비용 및 운전비용의 문제로 하수처리장과 같은 대규모 시설에서는 도입되지 못하고 있었다. 이러한 문제점을 극복하고자 본 연구에서는 재생 가능한 에너지를 오존시스템의 전력원으로 대용시킴으로써, 그 효과를 극대화시키고자 하는데 목적이 있다. 에너지 밀도가 낮지만, 지역 의존성이 적고, 청정한 무한 에너지인 수력, 풍력 및 태양에너지를 혼용한 오존 발생시스템은 소규모의 연못이나 농촌의 저수지 같은 유역뿐만 아니라, 농촌폐수로 인해 오염된 지하수의 국소지역에 대한 수처리에 사용될 수 있다.

• 한국컴퓨터정보학회논문지
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• 제18권7호
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• pp.1-10
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• 2013

본 논문에서는 Thumb-2 명령어 집합 구조의 성능을 개선하기 위하여 분기 명령어와 사용 빈도가 높은 명령어를 동시에 실행하는 병렬 분기 명령어 집합을 제시한다. 제시된 기법에서는 16비트 분기 명령어와 사용 빈도가 높은 16비트 LOAD, ADD, MOV, STORE, SUB 명령어를 각각 결합하는 새로운 32비트 명령어를 도입한다. 새로운 명령어의 인코딩 공간을 제공하기 위해 사용 빈도가 낮은 기존 명령어의 레지스터 필드에 사용되는 비트 수를 줄이고 이를 통해 절약된 비트들을 이용하여 병렬 분기 명령어를 인코딩한다. 실험 결과, 제시된 방법은 코드 크기를 증가시키지 않고 전통적인 방식과 비교하여 평균 8.0%의 성능을 향상시킨다.

• 대한전자공학회논문지SD
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• 제44권8호
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• pp.60-64
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• 2007

본 논문에서는 유럽형 DTV용 FFT를 설계하고 Stratix EP1S25F672C6 FPGA를 이용하여 구현하였다. SIC 구조를 사용하여 FFT를 구현하였으며, 사용된 SIC 구조는 특정 알고리즘 처리 연산을 수행하기 위한 처리기와 RAM 메모리, 레지스터들과 전체 블록 및 부분 블록의 동작을 통제하기 위한 조정기로 구성된다. 디자인된 FFT는 DVB-T 표준사양을 만족하도록 2K/8K FFT 연산을 처리 가능하며, 선택적으로 1/4, 1/8, 1/16, 1/32의 4가지 보호구간 모드를 모두 지원한다. 구현된 FFT는 사용된 Stratix FPGA에 전체 로직의 12%, 전체 메모리의 53%를 사용한다.

• 한국정보통신학회논문지
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• 제6권8호
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• pp.1283-1291
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• 2002

본 논문에서는 DDFS로 구동하는 PLL을 Q-logic cell based library를 사용하여 schematic 상에서 설계하고 FPGA 0L32$\times$16B를 사용하여 구현하였으며, 측정 결과 주파수 합성기의 스위칭 속도는 DDFS에 사용되는 레지스터 단수와 같다는 결론을 얻을 수 있었다 시뮬레이션 결과 클럭지연은 11클럭 후에 발생되는 것을 알았고, 입력 상태가 랜덤하게 들어온다면 출력에 영향이 있음을 알았다. 따라서 입력상태가 일정간격을 가지게 함으로써 PLL을 구동하기 위한 DDFS는 잡음정형기를 사용하는 것이 좋으며, 또한 D/A 변환기의 대역이 매우 넓어야 하고, PLL의 스위칭 속도보다는 작은 입력 컨트롤 워드의 변화가 바람직하다는 것을 알 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.401-403
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• 2015

128비트 블록암호 알고리듬 LEA(Lightweight Encryption Algorithm)의 효율적인 하드웨어 설계에 대해 기술한다. 저전력, 저면적 구현을 위해 라운드블록과 키 스케줄러의 암호화와 복호화 연산의 하드웨어 자원이 공유되도록 설계하였다. 키 스케줄러 레지스터의 구조를 개선하여 키 스케줄링에 소요되는 클록 사이클 수를 감소시켰으며, 이를 통해 암호화/복호화 성능을 향상시켰다. 설계된 LEA 프로세서는 FPGA 합성결과, 2,364 슬라이스로 구현되었으며, 113 MHz로 동작하여 128/192/256비트 마스터키 길이에 대해 각각 181/162/109 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국통신학회논문지
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• 제24권8A호
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• pp.1245-1251
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• 1999

1.25Gb/s 처리용량의 디지털 신호들의 경로를 제어하는 스위치 소자가 COMPASS 툴로 설계되었고 0.8$\mu\textrm{m}$ CMOS 게이트 어레이로 LG 반도체에서 제작되었다. 이 소자는 초고속국가망의 전송노드 역할을 하는 SDH 전송 시스템에서 디지털 종속신호들의 자기복구동작을 가능하게 한다. 본 논문에서 제안한 경로 제어 스위치 소자는 SDH 선형 전송망과 단방향 링과 같은 환형 전송망에도 적용 가능한 구조로 설계되었다. 경로 제어 스위치 소자의 자기복구동작은 스위치내의 데이터 레지스터에 저장된 설정 데이터들을 변경시킴으로 이루어진다. SDH 전송시스템에의 적용시험 결과, 이 소자는 임의의 광선로 장애 시 즉시 복구가 가능함을 보여 주었으며 BER 10-11~10-12 정도로 양호하게 동작됨이 검증되었다. 2개의 동일한 혹은 그 이상의 스위치를 병렬구조로 구성하면 2.5Gb/s 혹은 그 이상의 처리용량도 얻을 수 있다.

• 한국통신학회논문지
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• 제32권5B호
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• pp.286-294
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• 2007

ASIP 디자인에서 디자인되는 프로세서의 성능을 측정할 수 있는 컴파일러가 요구된다. 머쉰에 맞는 컴파일러 설계는 매우 많은 시간을 요구한다. 본 논문은 MDL 기술로부터 C 컴파일러를 생성하는 시스템을 보인다. MDL을 이용한 컴파일러 생성은 user retargetability와 컴파일러와 프로세서 디자인의 일관성을 유지시켜 준다. 그러나 MDL을 이용한 컴파일러 생성 시스템은 컴파일러와 머쉰 간 의미적 차이를 줄여야 한다. 이러한 문제를 해결하기 위해 제안하는 시스템은 트리 패턴마다 행위정보를 가지는 라이브러리에 머쉰 행위기술을 맵핑한다. 맵핑된 인스트럭션과 레지스터 파일 사용정보를 이용해 제안하는 시스템은 컴파일러 후위부 interface function을 생성한다. 생성된 MIPS R3000와 ARM9 컴파일러가 C로 기술된 어플리케이션 프로그램으로 검증되었다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.50-56
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• 2009

SoC(System on Chip)는 버스 아키텍처 안에 여러 개의 마스터, 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 둥과 같이 데이터 트랜잭션을 발생시키는 블록이고, 슬레이브는 SRAM, SDRAM, 레지스터 등과 같이 데이터 트랜잭션에 응답하는 블록이다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 SoC의 성능이 크게 바뀔 수 있다. 일반적인 중재 방식에는 fixed priority 방식, round-robin 방식, TDM 중재 방식 등이 있다 본 논문에서는 TLM 알고리즘을 구성하여 일반적인 중재방식을 TLM 시뮬레이션을 통해 비교 분석하였다. 또한 새로운 중재 방식인 하이브리드 버스 중재 방식을 제안하고 다른 중재 방식과 비교하여 성능을 검증하였다.

• 전기전자학회논문지
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• 제22권2호
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• pp.514-517
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• 2018

센서 시스템의 아날로그-디지털 변환기(ADC: analog-to-digital converter)에서는 높은 해상도, 낮은 전력 소모, 높은 신호 대역폭이 요구된다. 시그마-델타 ADC는 높은 차수 구조와 높은 오버샘플링 비를 통해 고해상도를 얻을 수 있으나 전력 소모가 높고 신호 대역폭이 낮다. 연속 근사 레지스터(SAR: successive-approximation-register) ADC의 경우 저전력 동작이 가능하나 공정상 부정합으로 인해 해상도에 한계가 있다. 본 논문에서는 이러한 단점들을 극복하기 위한 ADC 구조 개선에 대해 살펴본다.

• 전자공학회논문지C
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• 제36C권3호
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• pp.17-25
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• 1999

본 논문에서는 기존의 bit-serial 방식 곱셈기 및 나눗셈기의 하드웨어 부담을 줄이고 동일한 연산 사이 클 수를 갖는 새로운 bit-serial 방식의 곱셈기 및 나눗셈기 아키텍쳐를 제안한다. 제안하는 bit-serial 곱셈 및 나눗셈기 아키텍쳐는 부분곱 또는 부분나머지를 구하기 위해 레지스터 및 가감산기의 비트 수를 2배 확장하지 않기 때문에 기존의 아키텍쳐에 비해 하드웨어의 부담을 줄였다. 또한 덧셈/뺄셈과 Shift 연산을 동시에 수행하므로써 {{{{ { N}_{ } }}}} 비트 곱셈 및 나눗셈 연산에 각각 ,{{{{ { N}_{ } }}}},{{{{ { N}_{ } }}}}＋ 2 사이클을 소모하며 이는 기존의 아키텍쳐와 동일한 연산 사이클 수를 지원한다. 제안하는 bit-serial 곱셈기 및 나눗셈기 아키텍쳐는 SliM Image Processor에 적용하여 실제 칩으로 구현하였으며 그 성능을 입증하였다.