Study on 40 nm Electron Beam Patterning by Optimization of Digitizing Method and Post Exposure Bake

전자선 석판 기술에서 디지타이징과 노광후굽기 최적화를 통한 40 nm 급 패턴 제작에 관한 연구

We experimented on the sub 50nm patterning using E-beam lithography system. SAL601 negative E-beam resist was used for this experiment. In order to utilize the maximum ability of E-beam system, firstly, we reduced the PR thickness to 100nm, and the field size to 200 ${um}m$. Then PEB (Post Expose Bake) time/temperature, which is one of the very important factors when SAL601 is used, were reduced for minimum line width. In addition, digitizing is optimized for better results. Quantum wire and quantum dot which can be used for nanoscale memory device, such as single electron memory device, are fabricated using these developed lithography techniques.

본 논문에서는 전자선 직접 묘화 시스템을 이용하여 50 nm 이하의 패턴 폭을 가지는 패터닝 결과를 얻기 위한 실험을 수행하였다. SAL601 negative E-beam PR(Photo Resist)를 이용하여 실험을 진행하였고, E-beam 장비의 특성을 최대로 이용하기 위해서 PR의 두께를 100nm로 줄이고, field 크기를 200 ${um}m$로 줄여 실험하였으며, 또한 SAL601 PR의 경우 작은 선폭을 얻기 위해 중요한 요인 중에 하나인 PEB (Post Expose Bake) 온도와 시간을 줄이면서 실험을 진행하였다. 여기에 디지타이징 방식의 최적화를 통하여 50 nm 이하의 패턴 폭을 가지는 단선 패터닝 결과를 얻었다. 이 공정을 이용하여 단전자 메모리 소자에 응용 가능한 50 nm 급의 silicon 양자선과 silicon 양자점을 제작하였다. 이는 현재 많이 연구되고 있는 단전자 기억소자 및 국소 채널 MOS소자 제작에 유용할 것이다.