• 반도체디스플레이기술학회지
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• 제22권4호
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• pp.161-165
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• 2023

This paper designed a voltage feedback driving circuit to compensate for the characteristic deviation of the Active Matrix Organic Light Emitting Diode driving Thin Film Transistor. This paper describes a stable and fast circuit by applying charge sharing and polar stabilization methods. A 12-inch Organic Light Emitting Diode with a Double Wide Ultra eXtended Graphics Array resolution creates a screen distortion problem for line parasitism, and charge sharing and polar stabilization structures were applied to solve the problem. By applying Charge Sharing, all data lines are shorted at the same time and quickly positioned as the average voltage to advance the compensated change time of the gate voltage in the next operation period. A buffer circuit and a current pass circuit were added to lower the Amplifier resistance connected to the line as a polar stabilization method. The advantage of suppressing the Ringing of the driving Thin Film Transistor can be obtained by increasing the stability. As a result, a circuit was designed to supply a stable current to the Organic Light Emitting Diode even if the characteristic deviation of the driving Thin Film Transistor occurs.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.84-85
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• 2008

In this paper, differential cross coupled LC VCOs with two noise frequency filtering techniques are proposed. Both VCOs are based on symmetric capacitor with asymmetric inductor tank structure. The VCO using low pass filtering technique shows low phase noise of -130.40 dBc/Hz at 1 MHz offset when the center frequency is 1.619 GHz. And the other VCO using band pass filtering technique shows -127.93 dBc/Hz at 1 MHz offset frequency when center frequency is 1.604 GHz. Two noise frequency filtering techniques are approached with different target.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.467-468
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• 2008

In this paper, a logic family, the transmission gate CMOS(TG CMOS) is proposed, which combines the transmission gate and pass transistor resulting in a different configuration from traditional full CMOS. In the simulation, basic cells comprising this logic are designed and their dynamic responses are analyzed. The simulation shows their performance is exceeding that of conventional full CMOS.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.115-124
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• 2004

본 논문은 고효율, 저전력을 갖는 PRML 디스크 드라이브 읽기 채널용 6비트, 8탭의 FIR 필터 칩을 제안한다. 제안된 필터는 병렬처리 구조를 채택하고 있으며 4단의 파이프라인으로 구성되어 있다. 곱셈 연산을 위하여 수정 부스 알고리즘을 사용하였으며 덧셈 연산을 위하여 압축회로 로직을 사용하였다. 전력 소모를 줄이기 위하여 CMOS 패스-트랜지스터 로직을 사용하였으며 싱글-레일 로직을 이용하여 칩의 면적을 감소시켰다. 제안된 필터는 실제 칩으로 구현되었으며 3.3V 전원을 공급하여 100MHz에서 120mV의 전력을 소비하고 1.88×1.38 ㎟의 면적을 차지한다. 구현된 필터는 유사 선폭의 공정을 사용한 기존구조에 비해 약 11.7%의 전력이 감소하였다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.205-210
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• 2001

본 논문에서는 CMOS 로직과 pass-transistor logic(PTL)의 장점만을 가진 새로운 복합모드로직(Compound Mode Logic)을 제안하였다. 제안된 로직은 VLSI설계에서 중요하게 부각되고 있는 저전력, 고속 동작이 가능하며 실제로 전가산기를 설계하여 측정 한 결과 복합모드 로직의 power-delay 곱은 일반적인 CMOS로직에 비해 약 22% 개선되었다 제안한 복합모드 로직을 이용하여 고성능 32×32-bit 곱셈기를 설계 제작하였다. 본 논문의 곱셈기는 개선된 사인선택(Sign Select) Booth 인코더, 4-2 및 9-2 압축기로 구성된 데이터 압축 블록, 그리고 carry 생성 블록을 분리한 64-bit 조건 합 가산기로 구성되어 있다. 0.6um 1-poly 3-metal CMOS 공정을 이용하여 제작된 32×32-bit 곱셈기는 28,732개의 트랜지스터와 1.59×l.68 ㎜2의 면적을 가졌다. 측정 결과 32×32-bit 곱셈기의 곱셈시간은 9.8㎱ 이었으며, 3.3V 전원 전압에서 186㎽의 전력 소모를 하였다.

• 한국전자파학회논문지
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• 제19권11호
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• pp.1287-1293
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• 2008

4중 대역의 안테나 스위치 모듈을 개발하였다. 단말기의 front-end 단에서 LTCC 형태의 저역 통과 필터, 다이오드 및 수동 부품들로 구현되는 스위치 부분을 대신하여 수동 집적 회로와 트랜지스터 스위치로 집적화한 것이다. 필터의 수동 소자 및 정합 회로를 통합 구성하여 크기 면에서도 소형화가 가능하고, 가격 경쟁력에서도 우위를 점할 수 있다. 제안하는 안테나 스위치 모듈의 크기는 $5{\times}5\;mm$이고, 두께는 0.8 mm로 제작되었다. 각 대역의 삽입 손실은 평균적으로 1.0 dB이며, 반사 손실은 GSM/EGSM 대역에서 15.1 dB, DCS/PCS 대역에서 19 dB이다.

• 대한전자공학회논문지SD
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• 제37권4호
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• pp.60-70
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• 2000

시스템 설계의 각 단계에서 저전력 설계기법을 적용하여 8×8＋20비트의 MAC을 설계하였다. 알고리듬레벨에서는 MAC의 중요한 명령어 중의 하나인 승/감산연산을 위한 하드웨어의 설계에서 기존의 방식에 비하여 트랜지스터를 감소할 수 있는 새로운 기법을 제안하였으며, 회로 레벨에서는 동일한 로직을 CMOS로 구현한 경우보다 PDP(power-delay-product) 측면에서 우수한 성능을 가지는 NMOS pass-transistor 로직으로 구성된 새로운 Booth 셀렉터 회로를 제안하였다. 구조 레벨에서 최종단 덧셈기는 전력소모, 동작속도, 면적, 설계 규칙성 측면에서 가장 우수한 ELM 덧셈기를 사용하였고, 레지스터는 비트당 트랜지스터의 수가 적은 동적 CMOS 단일모서리 천이 플립플롭을 적용하였다. 동작속도를 높이기 위한 방법으로는 2단 파이프라인 구조를 적용했으며, Wallace 트리 블록에 고속 4：2 압축기를 이용하였다. 0.6㎛ 단일폴리, 삼중금속 CMOS 공정으로 설계된 MAC은 모의실험 결과 곱셈 연산시 최대 200㎒ 3.3V에서 35㎽의 전력을 소모하였고, MAC 연산시 최대 100㎒에서 29㎽의 전력을 소모하였다.

• 한국전자통신학회논문지
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• 제8권8호
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• pp.1227-1234
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• 2013

1.2 더블 폴리 부유게이트 트랜지스터로 구성된 아날로그 메모리가 CMOS 표준공정에서 제작되었다. 효율적인 프로그래밍을 위해 일반적인 아날로그 메모리에서 사용되었던 불필요한 초기 소거 동작을 제거하였으며 프로그래밍과 읽기의 경로를 동일하게 가져감으로서 읽기 동작 시에 발생하는 증폭기의 DC 오프셋 문제를 근본적으로 제거하였다. 어레이의 구성에서 특정 셀을 주변의 다른 셀들로부터 격리시키는 패스 트랜지스터 대신에 Vmid라는 별도의 전압을 사용하였다. 실험 결과 아날로그 메모리가 디지털 메모리의 6비트에 해당하는 정밀도를 보였으며 프로그래밍 시에 선택되지 않은 주변의 셀들에 간섭 효과가 없는 것으로 확인되었다. 마지막으로, 아날로그 어레이를 구성하는 셀은 특이한 모양의 인젝터 구조를 가지고 있으며, 이것은 아날로그 메모리가 특별한 공정 없이도 트랜지스터의 breakdown 전압 아래에서 프로그래밍 되도록 하였다.

• 전자공학회논문지C
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• 제35C권10호
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• pp.30-37
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• 1998

1.2㎛ 더블 폴리 부유게이트 트랜지스터로 구성된 아날로그 메모리가 CMOS 표준공정에서 제작되었다. 효율적인 프로그래밍을 위해 일반적인 아날로그 메모리에서 사용되었던 불필요한 초기 소거 동작을 제거하였으며 프로그래밍과 읽기의 경로를 동일하게 가져감으로서 읽기 동작 시에 발생하는 증폭기의 DC offset 문제를 근본적으로 제거하였다. 어레이의 구성에서 특정 셀을 주변의 다른 셀들로부터 격리시키는 패스 트랜지스터 대신에 Vmid라는 별도의 전압을 사용하였다. 실험 결과 아날로그 메모리가 디지털 메모리의 6비트에 해당하는 정밀도를 보였으며 프로그래밍 시에 선택되지 않은 주변의 셀들에 간섭 효과가 없는 것으로 확인되었다. 마지막으로, 아날로그 어레이를 구성하는 셀은 특이한 모양의 인젝터 구조를 가지고 있으며, 이것은 아날로그 메모리가 특별한 공정 없이도 트랜지스터의 breakdown 전압 아래에서 프로그래밍 되도록 하였다.

• 한국정보통신학회논문지
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• 제8권4호
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• pp.886-893
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• 2004

본 논문에서는 트랜지스터를 이용해서 이득을 갖는 능동 대역 통과 필터, 부성저항 특성을 갖는 능동 공진기를 이용한 능동 공진 발진기를 설계 제작하였다. 제안된 능동 공진 발진기는 ISM 대역의 국부 발진기로 사용 가능하도록 5.5GHz의 발진주파수를 갖도록 설계하였다. 설계된 능동 공진 발진기는 유전율 3.38, 유전체 두께 0.508mm, 금속 두께 0.018mm인 기판 위에 구현하였다. 이득을 갖는 능동 대역 통과 필터를 이용한 능동 공진 발진기는 5.6GHz의 발진주파수와 -2Bm의 출력과 100kHz 옵셋에서의 위상잡음 특성은 -81dBc/Hz이다. 부성저항 특성을 갖는 능동 공진기를 이용한 능동 공진 발진기는 5.8GHZ의 발진주파수와- 4dBm의 출력과 100kHz 옵셋에서의 위상잡음 특성은 -91dBc/Hz이다.