• 대한전자공학회논문지SD
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• 제43권12호
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• pp.33-39
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• 2006

나노 스케일 벌크 MOSFET의 RF 비선형 특성을 넓은 bias영역에 걸쳐 정확히 예측하기 위하여 내된 비선형 요소들을 가진 엠피리컬 비선형 모델이 새롭게 구축되었다. 먼저, 나노 스케일 벌크 MOSFET에 적합한 파라미터 추출방법을 사용하여 측정된 S-파라미터로부터 bias 종속 내부 파라미터 곡선을 추출하였다. 그 후에 비선형 캐패시턴스 및 전류원 방정식들은 추출된 bias 종속 곡선들과 3차원 fitting함으로서 엠피리컬하게 구하여졌다. 이와 같이 모델된 S-파라미터는 60nm MOSFET의 측정치와 20GHz 까지 아주 잘 일치하였으며, 이는 엠피리컬 나노 MOSFET 모델의 정확도를 증명한다

• 대한전자공학회논문지SD
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• 제42권12호
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• pp.1-8
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• 2005

본 연구에서는 측정된 S-파라미터로부터 추출된 Nano-scale MOSFET 등가회로 파라미터의 scaling 방정식을 사용하여 차단주파수의 게이트 길이 종속성을 모델화하였다. 모델된 차단주파수는 게이트 길이가 줄어듬에 따라서 크게 증가하다가, 점점 증가율이 크게 감소하는 경향을 보였다. 이는 게이트 길이가 감소함에 따라 내부전달시간은 크게 줄어들지만, 외부 기생 충전시간은 상대적으로 조금씩 감소하기 때문이다. 이와 같은 새로운 게이트길이 종속 모델은 Nano-scale MOSFET의 RF성능을 최적화시키는 데 큰 도움이 될 것이다.

• 대한전자공학회논문지SD
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• 제41권7호
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• pp.21-29
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• 2004

본 논문에서는 Dual oxide를 갖는 Nano-scale CMOSFET에서 각 소자의 Hot carrier 특성을 분석하여 두 가지 중요한 결과를 나타내었다. 하나는 NMOSFET Thin/Thick인 경우 CHC stress 보다는 DAHC stress에 의한 소자 열화가 지배적이고, Hot electron이 중요하게 영향을 미치고 있는 반면에, PMOSFET에서는 특히 Hot hole에 의한 영향이 주로 나타나고 있다는 것이다. 다른 하나는, Thick MOSFET인 경우 여전히 NMOSFET의 수명이 PMOSFET의 수명에 비해 작지만, Thin MOSFET에서는 오히려 PMOSFET의 수명이 NMOSFET보다 작다는 것이다. 이러한 분석결과는 Charge pumping current 측정을 통해 간접적으로 확인하였다. 따라서 Nano-scale CMOSFET에서의 NMOSFET보다는 PMOSFET에 대한 Hot camel lifetime 감소에 관심을 기울여야 하며, Hot hole에 대한 연구가 진행되어야 한다고 할 수 있다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.1-6
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• 2004

RFIC를 위한 Nanoscale MOSFET에서의 유효 게이트 저항을 직접 추출법으로 추출하여 다양한 게이트 길이에 대해 분석하였다. 추출된 유효 게이트 저항은 비교적 정확하면서 간소화된 모델을 통한 측정결과와 비교하여 10GHz 대역까지 잘 일치함을 확인하였다. 같은 공정기술로 제작된 소자들 중에서 reverse short channel 효과가 생기지 않는 긴 채널 MOSFET 소자의 경우에 일반적인 유효 게이트 저항에서와는 다른 인가전압 및 주파수 종속성을 가짐을 확인하였다. 특히, 문턱전압을 전후하여 주파수에 따라 상이한 결과를 나타내고 있으며, 게이트 인가전압이 문턱전압에 가까울 때 비이상적으로 큰 유효 게이트 저항값을 나타내었다. 이러한 특성은 직접추출법을 사용하는 RF MOSFET 모델링에 있어서 참고해야 할 중요한 특성이 될 것이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.494-497
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• 2002

본 논문에서는 halo doping profile을 갖는 나노구조 LDD MOSFET의 문턱전압에 대한 시뮬레이션 결과를 나타내었다. 소자 크기는 generalized scaling을 사용하여 100nm에서 40nm까지 스케일링하였다. Van Dort Quantum Correction Model(QM)을 사용하여 정전계 스케일링과 정전압 스케일링에 대한 문턱 전압과 각각의 게이트 oxide 두께에 대한 direct tunneling 전류를 조사하였다. 게이트 길이가 감소할 때 정전계 스케일링에서는 문턱전압이 감소하고, 정전압 스케일링에서는 문턱전압이 증가하는 것을 알 수 있었고, 게이트 oxide두께가 감소할 때 direct tunneling 전류는 증가함을 알 수 있었다. 감소하는 채널 길이를 갖는 MOSFET 문턱전압에 대한 roll-off 특성을 최소화하기 위해 generalized scaling에서 $\alpha$값은 1에 가깝게 되는 것을 볼 수 있었다.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.9-9
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• 2001

Nano-scale의 게이트 길이를 가지는 MOSFET소자는 접합 깊이가 20∼30㎚정도로 매우 얕은 소스/드레인 확장 영역을 필요로 한다. 본 연구에서는 $As₂^ +$ 이온의 10keV이하의 낮은 에너지 이온 주입과 RTA(rapid thermal annealing)공정을 적용하여 20㎚이하의 얕은 접합 깊이와 1.O㏀/□ 이하의 낮은 면저항 값을 가지는 $n ^+$-p접합을 구현 하였다. 이렇게 형성된 $n^ +$-p 접합을 nano-scale MOSFET소자 제작에 적용 시켜서 70㎚의 게이트 길이를 가지는 NMOSFET을 제작하였다. 소스/드레인 확장 영역을 $As₂^ +$ 5keV의 이온 주입으로 형성한 100㎚의 게이트 길이를 가지는 NMOSFET의 경우, 60mV의 낮은 $V_ T$(문턱 전압감소) 와 87.2㎷의 DIBL (drain induced barrier lowering) 특성을 확인하였다. $10^20$$㎝^ -3$이상의 도핑 농도를 가진 abrupt한 20㎚급의 얕은 접합, 그리고 이러한 접합이 적용된 NMOSFET소자의 전기적 특성들은 As₂/sup +/의 낮은 에너지의 이온 주입 기술이 nano-scale NMOSFET소자 제작에 적용될 수 있다는 것을 제시한다.

• 한국정보통신학회논문지
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• 제9권4호
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• pp.804-810
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• 2005

이 연구에서는 더블게이트 MOSFET(DGMOSFET)에 대한 해석학적 서브문턱스윙(Subthreshold swing; SS) 모델을 제시하였다. 이 모델에서는 기존에 사용되었던 근사모델보다 채널길이, 채널두께가 10nm정도로 매우 작을 때에 더 정확한 결과를 유도할 수 있다. 본 연구에서 제시한 모델의 타당성을 증명하기 위하여 계산결과를 Medici 시뮬레이션 결과와 비교하였으며 잘 일치함을 관찰하였다. 본 연구에서 제시한 모델을 사용하여 DGMOSFET 설계시 중요한 채널길이, 채널두께 그리고 게이트 산화막의 두께 등의 요소 변화에 대한 SS의 변화를 관찰하였다. 관찰 결과 제시한 모델은 나노급 DGMOSFET소자 설계시 유용한 자료를 공급 할 것이다. 각 요소중 채널길이와 채널두께의 비는 작을수록 SS값이 향상됨을 알 수 있었으며 특히 산화막 두께가 작을 때 SS값은 현저히 작아지는 것을 알 수 있었다. 또한 나노급 DGMOSFET소자 설계를 가능하게 하기 위하여 유전율이 큰 게이트 유전체 재료가 개발되어야 할 것이다.

• KIEE International Transactions on Electrophysics and Applications
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• 제5C권2호
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• pp.49-53
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• 2005

The current drive in a MOSFET is limited by the intrinsic channel resistance. All other parasitic elements in a device structure perform significant functions leading to degradation in the device performance. These other resistances must be less than 10$\%$-20$\%$ of the channel resistance. To meet the necessary requirements, the methodology of separation and quantification of those resistances should be investigated. In this paper, we developed an extraction method for the resistances using calibrated TCAD simulation. The resistance of the extension region is also partially determined by the formation of a surface accumulation region that gathers below the gate in the tail region of the extension profile. This resistance is strongly affected by the abruptness of the extension profile because the steeper the profile is, the shorter this accumulation region will be.

• 한국산학기술학회논문지
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• 제5권1호
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• pp.13-15
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• 2004

고속처리를 위한 나노급의 논리소자의 개발을 위해서는 소스/드레인 영역의 저항을 감소시키는 것이 필수적이다. 반도체소자의 개발 로드맵을 제시하고 있는 ITRS의 보고에 의하면 70㎚급 MOSFET에서는 채널영역의 저항에 대비하여 그 외의 영역이 나타내는 저항성분이 약 15% 이내로 제작되어야 할 것으로 예측하고 있다. 이 기준을 유지하기 위해서는 소스/드레인 영역의 각 전류 흐름에 기인하는 가상적 기생저항에 대한 성분 분리와 이들이 가지는 저항값에 대한 정량적 계산이 이루어져야 한다. 이에 본 논문은 calibration된 TCAD simulation을 통해 나노영역의 Tr.에서 저항성분을 계산, 평가하는 방법을 연구하였다. 특히, 소스/드레인 영역의 실리사이드 접촉 저항성분들을 최소화하여 optimize하기 위한 전략을 제시한다.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.95-102
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• 2001

Nano-scale의 게이트 길이를 가지는 MOSFET소자는 접합 깊이가 20∼30㎚정도로 매우 얕은 소스/드레인 확장 영역을 필요로 한다. 본 연구에서는 As₂/sup +/ 이온의 10keV이하의 낮은 에너지 이온 주입과 RTA(rapid thermal annealing)공정을 적용하여 20㎚이하의 얕은 접합 깊이와 1.O㏀/□ 이하의 낮은 면저항 값을 가지는 n/sup +/-p접합을 구현 하였다. 이렇게 형성된 n/sup +/-p 접합을 nano-scale MOSFET소자 제작에 적용 시켜서 70㎚의 게이트 길이를 가지는 NMOSFET을 제작하였다. 소스/드레인 확장 영역을 As₂/sup +/ 5keV의 이온 주입으로 형성한 100㎚의 게이트 길이를 가지는 NMOSFET의 경우, 60mV의 낮은 V/sub T/(문턱 전압감소) 와 87.2㎷의 DIBL (drain induced barrier lowering) 특성을 확인하였다. 10/sup 20/㎝/sup -3/이상의 도핑 농도를 가진 abrupt한 20㎚급의 얕은 접합, 그리고 이러한 접합이 적용된 NMOSFET소자의 전기적 특성들은 As₂/sup +/의 낮은 에너지의 이온 주입 기술이 nano-scale NMOSFET소자 제작에 적용될 수 있다는 것을 제시한다.