• JSTS:Journal of Semiconductor Technology and Science
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• 제11권1호
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• pp.15-22
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• 2011

Interconnect lines with inter-layer vias are experimentally characterized by using high-frequency S-parameter measurements. Test patterns are designed and fabricated using a package process. Then they are measured using Vector Network Analyzer (VNA) up to 25 GHz. Modeling a via as a circuit, its model parameters are determined. It is shown that the circuit model has excellent agreement with the measured S-parameters. The signal integrity of the lines with inter-layer vias is evaluated by using the developed circuit model. Thereby, it is shown that via may have a substantially deteriorative effect on the signal integrity of high-speed integrated circuits.

• 한국분말재료학회지
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• 제17권2호
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• pp.123-129
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• 2010

The fabrication of interconnect from titanium powders and $TiN_x$ powders is investigated. Corrosion-resistant titanium and $TiN_x$ are used as reinforcement in order to reveal high heat and corrosion resistance at the elevated temperature. We fabricated the plates for interconnect reinforced with $TiN_x$ by mixing titanium powders with 10 wt.% of nano-sized $TiN_x$. Spark Plasma Sintering (SPS) was chosen for the sintering of these composites. The plate made of titanium powders and $TiN_x$ powders demonstrates higher corrosion resistance than that of the plate of titanium powders alone. The physical properties of specimens were analyzed by performing hardness test and biaxial strength test. The electrochemical properties, such as corrosion resistance and hydrogen permeability at high temperature, were also investigated. The microstructures of the specimens were investigated by FESEM and profiles of chemical compositions were analyzed by EDX.

• 마이크로전자및패키징학회지
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• 제6권2호
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• pp.37-43
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• 1999

대용량, 고속 정보처리가 요구되는 시스템의 모듈은 데이터 처리의 고속성 및 회로의 고집적이 가능한 MCM의 형태로 구현되어 ATM, GPS 및 PCS 등의 분야에 광범위하게 응용되고 있다. 3개의 칩으로 구성되고 2.48 Gbps의 데이터 처리용량을 가지는 ATM Switching 모듈을 기판 Size 48$\times$48mm2, Cu/PhotoBCB를 이용한 10 Multi-Layer 그리고 491 Pin PBGA 형태의 MCM을 개발하였다. MCM 개발을 위해 요구되는 기술로는 고속신호 특성구현을 위해 Interconnect Characterization을 통한 기판/ 패키지의 설계 파라미터 추출, 고밀도 MCM 에서의 방열처리 그리고 MCM 개발의 가장 난점중의 하나인 시험성 확보를 들 수 있다. ATM Switching MCM 개발을 위해 MCM-D 기판에서의 Interconnect Characterization을 통한 신호지연, 비아특성, 신호간섭(Cross-talk) 파라미터 등을 추출하였다. 고집적 구조에서 15.6Watt의 방열처리를 위해 열 해석을 진행하고 기판에 열 비아 1.108개를 형성하고 패키지 전체에 $85^{\circ}C$ 이하 유지조건의 방열처리를 하였다. 마지막으로 시험성 확보를 위해 미세 간격 프로빙을 통한 기판 검증 및 복잡한 패키지/어셈블리 공정검증을 위해 Boundary Scan Test(BST)를 적용하여 효과적이고 비용 절감형의 제품을 개발하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권1호
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• pp.85-95
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• 2015

Network-on-chip (NoC) has evolved to overcome the issues of traditional bus-based on-chip interconnect. In NoC-reuse as TAM, the test schedulers are constrained with the topological position of cores and test access points, which may negatively affect the test time. This paper presents a scalable hybrid test data transportation scheme that allows to simultaneously test multiple heterogeneous cores of NoC-based SoCs, while reusing NoC as TAM. In the proposed test scheme, single test stimuli set of multiple CUTs is embedded into each flit of the test stimuli packets and those packets are multicast to the targeted CUTs. However, the test response packets of each CUT are unicast towards the tester. To reduce network load, a flit is filled with maximum possible test response sets before unicasting towards the tester. With the aid of Verilog and analytical simulations, the proposed scheme is proved effective and the results are compared with some recent techniques.

• 대한전자공학회논문지SD
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• 제42권12호
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• pp.79-90
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• 2005

본 논문에서는 의사무작위패턴만으로는 생산하기 힘든 결정론적 테스트 큐브의 생산확률을 높일 수 있는 새로운 clustered reconfigurable interconnect network (CRIN) 내장된 자체 테스트 기법을 제안한다. 제안된 방법은 주어진 테스트 큐브들의 신호확률에 기반을 둔 스캔 셀 재배치 기술과 규정 비트(care-bit: 0 또는 1)가 집중된 스캔 체인 테스트 큐브의 생산확률을 높이기 위한 전용의 하드웨어 블록을 사용한다. 테스트 큐브의 생산확률을 최대로 할 수 있는 시뮬레이티드 어닐링(simulated annealing) 기반 알고리듬이 스캔 셀 재배치를 위해 개발되었으며, CRIN 하드웨어 합성을 위한 반복 알고리듬 또한 개발되었다. 실험을 통하여 제안된 CRIN 내장된 자체 테스트 기법은 기존의 연구 결과보다 훨씬 적은 저장 공간과 짧은 테스트 시간으로 $100\%$의 고장검출율을 달성할 수 있음을 증명한다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.105-116
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• 2008

오늘날의 시스템-온-칩(SoC)은 짧은 제품 생산 주기를 맞추기 위하여 재사용 가능한 IP 코아들을 이용하여 설계한다. 그러나 고집적 칩을 생산하는데 있어 증가한 칩의 테스트 비용은 큰 문제가 된다. 본 논문에서는 Advanced High-performance Bus(AHB)와 Peripheral Component Interconnect(PCI) 버스를 위한 온/오프-칩 버스 브리지를 이용한 효율적인 테스트 접근 메커니즘을 제시한다. 본 기술은 독립적인 테스트 입력 경로와 출력 경로를 제공하고 버스 방향 전환을 위한 턴어라운드 지연시간을 없앰으로써 테스트 시간을 매우 줄였다. 실험 결과는 면적 오버헤드와 기능적 구조적 테스트 모두 에서의 시간이 줄어들었음을 보여준다 제안하는 기술은 다른 종류의 온/오프-칩 버스 브리지에도 적용 가능하다.

• 전기학회논문지
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• 제68권2호
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• pp.364-369
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• 2019

Generally, since memory chips should be tested all, considering its volume, the reduction in test time for detecting faults plays an important role in reducing the overall production cost. The parallel testing of chips in one ATE is a competitive solution to solve it. In this paper, NOC is proposed as test interface architecture between DUTs and ATE. Because NOC can be extended freely, there is no limit on the number of DUTs tested at the same time. Thus, more memory can be tested with the same bandwidth of ATE. Furthermore, the proposed NOC-based parallel test method can increase the efficiency of channel usage by packet type data transmission.

• 한국수소및신에너지학회논문집
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• 제16권1호
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• pp.58-65
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• 2005

The $LaCrO_3$-dispersed Cr alloys for metallic interconnect of solid oxide fuel cell were prepared as a function of $LaCrO_3$ content in the range of 5 to 25 vol.% and were sintered at 1500$^{\circ}C$ under an Ar atmosphere with 5 vol.% $H_2$. The sintering and oxidation behaviors of these alloys were examined. The alloys indicated a good sinterability above 95% relative density at a given sintering condition, and their sintering densities is independent on $LaCrO_3$ content. The $LaCrO_3$ particles of the sintered alloys were concentrated on interfaces of Cr particles, and the size of the Cr particles increased with decreasing $LaCrO_3$ content, which is caused by inhibited grain growth of Cr particle by $LaCrO_3$ particle. The oxidation test showed all $LaCrO_3$-dispersed Cr alloys have good oxidation resistance as compared with pure Cr, which is attributed to presence of $LaCrO_3$ at the interface at which the oxidation reaction occurs rapidly. The Cr alloys with about 15 vol.% $LaCrO_3$ are very resistant to oxidation.

• 대한전자공학회논문지SD
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• 제39권9호
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• pp.19-27
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• 2002

실리콘 기판가 교차하는 금속 선의 밑층 기하구조를 고려한 연결선로의 특성이 정교하게 고안된 패턴을 가지고 실험적으로 분석되었다. 이 작업에서, 여러 종류의 밑층 기하구조에 따른 전송선로을 위한 테스트 패턴들을 고안하였고, 신호 특성과 반응은 S-parameter 와 TDR을 통해 측정되었다. 사용된 패턴은 두 개의 알루미늄 선과 한 개의 텅스텐 선을 가지는 deep-submicron CMOS DRAM 기술을 가지고 설계되고 제작되었다. 패턴위에서 측정되 결과 분석으로부터, 라인 파라메터들 (특히 라인 커패시턴스와 저항) 과 그것들에 의한 신호 왜곡에 대한 밑층 구조에 의한 효과는 무시 할수 없음을 발견하였다. 그러한 결과는 고속 클럭과 데이터 라인 같은 글로벌 신호 선이나 패키지 리드의 스큐 발렌스의 심도있고 유용한 이해에 도움이 된다.

• 마이크로전자및패키징학회지
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• 제27권1호
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• pp.45-54
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• 2020

최근 PCB의 소형화, 박형화 및 고밀도화가 크게 요구되면서 MSAP (Modified Semi Additive Process) 기술을 이용한 SLP (Substrate Like PCB) 기술이 큰 주목을 받고 있다. 특히 SLP 기술은 스마트폰의 고용량 배터리 개발과 5G 기술에 꼭 필요한 기술이다. 본 연구에서는 기존의 HDI 기술과 MSAP 기술을 혼합하여 제작한 하이브리드 방식의 SLP의 신뢰성을 실험과 수치해석을 이용하여 분석하였다. 특히 최적의 SLP 설계를 위하여 프리프레그(prepreg)의 물성, 두께, 층수, 마이크로비아(microvia)의 크기 및 misalignment가 마이크로비아의 신뢰성에 미치는 영향을 IST(Interconnect Stress Test) 시험을 이용한 열사이클링 신뢰성 실험과 유한요소 수치해석을 통하여 고찰하였다. SLP 소재인 프리프레그의 열팽창계수가 적을수록 마이크로비아의 신뢰성은 크게 증가하며, 프리프레그의 두께가 얇을수록 신뢰성이 증가된다. 마이크로비아 홀의 크기 및 패드의 크기가 증가하면 응력이 완화되어 신뢰성은 향상된다. 반면 프리프레그의 층수가 증가할수록 마이크로비아의 신뢰성은 감소된다. 또한 misalignment가 크면 신뢰성은 감소하였다. 특히 이들 인자들 중에서 프리프레그의 열팽창계수가 마이크로비아의 신뢰성에 가장 큰 영향을 미친다. 수치 응력해석 결과도 실험 결과와 잘 일치하였으며, 응력이 낮을수록 마이크로비아의 신뢰성은 증가하였다. 본 실험과 수치해석의 결과는 향후 SLP 기판 제작 및 신뢰성 향상을 위한 유용한 설계 가이드라인으로 활용될 것으로 판단된다.