• 한국정보통신학회논문지
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• 제15권5호
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• pp.1119-1124
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• 2011

전류 컨베이어 회로의 동작은 연산증폭기와 유사하며, 우수한 선형성과 안정성을 가지고 있다. 이 논문에서는 전류 컨베이어 회로를 이용하여 주파수 신호를 아날로그 전압 신호로 변환하는 회로를 설계하였다. 회로는 공급전압 5volts에서 동작하도록 설계하였으며, HSPICE 시뮬레이션을 통하여 결과를 분석하였다. 회로의 동작 범위는 4kHz 이상 200kHz 이하의 주파수에서 출력 전압의 에러는 +2.5% ~ -1.3% 이내 이었다.

• 한국컴퓨터정보학회논문지
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• 제7권3호
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• pp.56-59
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• 2002

본 논문에서는 한 개의 FTFN과 3개의 수동소자를 사용하여 직 병렬 R-L 및 C-D 이미턴스 회로를 실현하였다. 또한, 설계된 회로소자의 이론적 해석의 유용함을 입증하기 위하여 설계된 소자를 써서 high pass filter를 설계하고, AD844 macro model을 이용하여 HSPICE 에 의해 컴퓨터 시뮬레이션을 수행하였다. simulation결과는 이론적인 결과와 잘 일치하였으며, 따라서 이 회로는 통신 또는 전자장치에 유용하게 이용 될 수 있다.

• 한국산학기술학회논문지
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• 제10권2호
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• pp.248-255
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• 2009

통신시스템에서의 에러의 처리는 매우 중요한 문제로서 비터비 디코더와 같은 에러처리를 위해서 주로 절대값으로 표현하기 때문에 아날로그 절대값 회로가 자주 필요하게 된다. 이 논문에서는 절대값을 정확하게 계산할 수 있는 아날로그 절대값 회로를 제안하였다. 제안한 절대값 회로에는 부호가 반대인 두 신호들을 만든 다음, 이 신호들을 아날로그MAX회로에 인가하여 둘 중 최대값을 출력하게 하는 방법이다. 이 구조를 회로로 구현하기 위해서는 두 개의 입력 신호를 반대방향으로 차를 구하여, 크기는 같고 부호가 다른 두 개의 신호를 만든 다음 이들을 MAX회로의 입력으로 사용하는 회로를 설계하였다. 본 논문에서는 제안한 회로를 Hspice를 이용하여 시뮬레이션을 수행했으며, 그 결과를 제시하였다.

• 한국정보통신학회논문지
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• 제9권6호
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• pp.1269-1276
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• 2005

본 연구에서는 RF 수신단에 적용할 수 있는 직접 변환 방식의 주파수 혼합기를 설계하였다. 직접 변환 방식의 주파수 혼합기는 기존의 헤테로다인 방식에 비해 고집적화가 가능하고 저전력 및 저가의 설계가 가능한 구조이다. 제안된 주파수 혼합기는 $0.35{\mu}m$ CMOS 공정을 이용한 2.4GHz대에서 동작하는 RF CMOS 주파수 혼합기로써, HSPICE를 이용하여 시뮬레이션 하였고, 레이아웃은 멘토사의 IC Station을 이용하여 수행하였다. 기본 single-balanced Gilbert Cell의 출력단에 추가 변환을 수행하였고, 각 변환단의 전달 컨덕턴스 값을 조절하여 결과적으로 출력단에 나타나는 2차 혼변조 성분이 differential 출력에 의해 충분히 개선되도록 하였다. 3.3V의 공급전압으로 29dB의 높은 전압이득을 얻었고 3.5mA의 전류소모가 발생하였다. 2차 혼변조 성분을 줄이기 위한 구조적인 변화를 통해 63dBm의 IIP2 값을 얻었다.

• 전기전자학회논문지
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• 제26권1호
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• pp.83-88
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• 2022

높은 성능과 폭넓은 활용성으로 CNTFET은 차세대 반도체로 많은 관심을 받아 왔으나 생산 공정이 아직 충분히 성숙되지 않아 상용화에 어려움을 겪어 왔다. 이러한 CNTFET 공정의 불완전성을 극복하고 상용화 가능성을 높이기 위해 본 논문에서는 최근 발표된 CNTFET 공정 내용을 참고하여 CNTFET 부분 밀도 변화에 따른 CNTFET SRAM 성능 변화에 대해 분석하고자 한다. 현존하는 32nm CNTFET HSPICE용 라이브로리 파일을 활용한 HSPICE 회로 시뮬레이션 분석을 통해 SRAM 셀을 구성하는 6개의 트랜지스터 중, CNT 밀도 변화에 대해 성능 변화가 덜 민감한 트랜지스터를 선택하고, 허용되는 CNT 밀도 범위를 제안하였다. 분석 결과, SRAM 내 비트라인에 연결된 2개의 트랜지스터의 CNT 밀도가 6/32nm에서 8/32nm로 변경되더라도 SRAM 성능 편차는 9% 이하인 것으로 나타나고 CNT 밀도가 5/32nm 미만인 경우 SRAM 지연이 약 8배 이상 증가됨을 알 수 있었다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2004년도 Asia Display / IMID 04
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• pp.446-449
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• 2004

We developed a dynamic logic architecture which resulted better leakage current, lower power consumption and less area compared to the conventional dynamic logic structures. We demonstrated the advantage from HSPICE simulation and test chip design has been completed.

• 한국통신학회논문지
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• 제28권11A호
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• pp.891-901
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• 2003

본 논문은 다양한 멀티미디어 표준들을 이용하는 휴대용 기기에 유용한 가변길이 인코더와 디코더의 저 전력 비동기식 배럴 쉬프터를 제시한다. 본 논문의 새로운 접근 방법은, 보통 가변길이 코덱의 불균일한 쉬프트 제어에 대해서 통계적으로 최적화 된 다중레벨의 비동기식 배럴 쉬프터를 도출하는 것이다. 자주 발생하는 쉬프트에 대해서는 데이터가 하나의 레벨만 통과하면 출력되도록 하고, 드물게 나타나는 쉬프트에 대해서는 데이터가 다중레벨의 통과하여 출력되도록 구성한다. 레이아웃 전과 후의 HSPICE 시뮬레이션 결과에 대해서, 제안된 설계는 최적화 과정을 거치지 않은 비동기식 설계 및 동기식 설계와 비교해서, 동일한 성능(평균적인) 하에서 40%이상의 에너지 소모(평균적인)를 절약할 수 있었다.

• 한국정보통신학회논문지
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• 제7권1호
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• pp.100-105
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• 2003

본 논문에서는 CMOS 연산증폭기에 존재하는 모든 단락고장(short fault)과 개방고장(open fault)을 효과적으로 검출할 수 있는 새로운 테스트 방식을 제안한다. 제안하는 테스트 방식은 단위이득 대역폭(unit gain bandwidth)보다 큰 주파수를 가치는 단일 정현파를 이용한다. 이 방식은 하나의 테스트 패턴으로 모든 대상고장을 검출할 수 있으므로 테스트 패턴 생성을 위한 알고리즘이 간단하다. 따라서 패턴 생성 시간이 짧고, 테스트 비용을 줄일 수 있는 장점을 가지고 있다. 제안한 테스트 방식을 검증하기 위하여 2단 연산 증폭기를 설계하였으며, HSPICE 모의실험을 통하여 대상 고장에 대하여 높은 고장검출율(fault coverage)을 얻었다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.73-81
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• 2012

이 논문에서는 기존의 위상고정루프에 아날로그 회로 부대역 선택 루프를 추가한 위상고정 루프 회로를 제안한다. 제안한 구조는 위상고정이 안된 상태 에서는 아날로그 부대역 선택 루프를 통해 빠르게 위상고정 상태에 근접하고, 위상고정이 된 상태에서는 위상 잡음 제거에 유리한 미세 루프로 동작한다. 주파수 전압 변환기를 도입하여 안정성을 증가시키고 잡음도 더 제거 하였다. 제안한 위상 고정 루프는 $0.18{\mu}m$ CMOS 공정을 사용 하여 HSPICE 시뮬레이션을 통해 예측되는 결과를 검증하였다.

• 한국정보통신학회논문지
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• 제17권10호
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• pp.2380-2386
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• 2013

이 논문에서는 2차-RC 필터와 sample-hold 커패시터로 구성된 루프필터와 단방향 전하펌프를 가진 위상고정루프를 제안하였다. 제안된 위상고정루프의 목적은 전하펌프의 전류 불일치에 의한 기준 신호 의사 잡음을 개선 한다는 것이다. 또한 이를 통하여 위상 잡음 특성도 개선하였다. 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하였고 회로의 동작을 검증하였다.