• JSTS:Journal of Semiconductor Technology and Science
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• 제16권3호
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• pp.300-311
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• 2016

The analog-to-digital-converter-based (ADC-based) backplane receivers that consist of a front-end ADC followed by a digital equalizer are gaining more popularity in recent years, as they support more sophisticated equalization required for high data rates, scale better with fabrication technology, and are more immune to PVT variations. Unfortunately, designing an ADC-based receiver that meets tight power and performance budgets of high-speed backplane link systems is non-trivial as both front-end ADC and digital equalizer can be power consuming and complex when running at high speed. This paper reviews the state of art designs for the front-end ADC and digital equalizers to suggest implementation choices that can achieve high speed while maintaining low power consumption and complexity. Design-space exploration using system-level models of the ADC-based receiver allows through analysis on the impact of design parameters, providing useful information in optimizing the power and performance of the receiver at the early stage of design. The system-level simulation results with newer device parameters reveal that, although the power consumption of the ADC-based receiver may not comparable to the receivers with analog equalizers yet, they will become more attractive as the fabrication technology continues to scale as power consumption of digital equalizer scales well with process.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.73-77
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• 2003

This paper presents a high-speed algorithmic analog-to-digital converter (ADC), which is based on gray coding. The realization method makes use of a two-input maximum circuit to provide a high-speed operation and a low-distortion in the transfer characteristic. The proposed ADC based on the CMOS integrated circuit technique is simple and suitable for implementing a highresolution ADC. The performances of the proposed circuit were studied using the PSPICE analog simulation program. The simulation-results verifying the circuit performances are agreed with the expected values.

• 전자공학회논문지
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• 제53권7호
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• pp.17-26
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• 2016

본 논문에서는 무선 통신 시스템 및 휴대용 비디오 처리 시스템과 같은 다양한 시스템 반도체 응용을 위한 12비트 60MS/s 0.18um CMOS Flash-SAR ADC를 제안한다. 제안하는 Flash-SAR ADC는 고속으로 동작하는 flash ADC의 장점을 이용하여 우선 상위 4비트를 결정한 후, 적은 전력 소모를 갖는 SAR ADC의 장점을 이용하여 하위 9비트를 결정함으로써 해상도가 증가함에 따라 동작 속도가 제한이 되는 전형적인 SAR ADC의 문제를 줄였다. 제안하는 ADC는 전형적인 Flash-SAR ADC에서 고속 동작 시 제한이 되는 입력 단 트랙-앤-홀드 회로를 사용하지 않는 대신 SAR ADC의 C-R DAC를 단일 샘플링-네트워크로 사용하여 입력 샘플링 부정합 문제를 제거하였다. 한편, flash ADC에는 인터폴레이션 기법을 적용하여 사용되는 프리앰프의 수를 절반 수준으로 줄이는 동시에 SAR 동작 시 flash ADC에서 불필요하게 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 또한 고속 동작을 위해 SAR 논리회로는 TSPC 기반의 D 플립플롭으로 구성하여 범용 D 플립플롭 대비 논리회로 게이트 지연시간을 55% 감소시킴과 동시에 사용되는 트랜지스터의 수를 절반 수준으로 줄였다. 시제품 ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 1.33LSB, 1.90LSB이며, 60MS/s 동작 속도에서 동적성능은 최대 58.27dB의 SNDR 및 69.29dB의 SFDR 성능을 보인다. 시제품 ADC의 칩 면적은 $0.54mm^2$이며, 1.8V 전원전압에서 5.4mW의 전력을 소모한다.

• 한국통신학회논문지
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• 제33권5C호
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• pp.378-385
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• 2008

본 논문은 고속 임베디드 시스템에 사용하기 위해 CMOS AD 변환기(Analog-to-Digital Converter)를 설계하였다. 이 AD 변환기는 효율적인 구조로 설계하기 위하여 전압을 예측할 수 있는 플래시 AD 변환기와 자동 영을 기반으로 하여 설계된 비교기를 사용하였다. 이 구조의 변환속도는 기존의 플래시 AD 변환기와 거의 같지만 비교기와 연결된 회로가 줄어들었기 때문에 전체 회로의 크기를 크게 줄일 수 있었다. 이 ADC는 $0.25{\mu}m$ 디지털 CMOS 기술로 구현되었다.

• 전자공학회논문지B
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• 제31B권7호
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• pp.42-48
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• 1994

In this paper, a low power and high speed flash Analog-to-Digital Converter using current-mode concept is proposed. Current-mode approach offers a number of advantages over conventional voltage-mode approach, such as lower power consumption small chip area improved accuracy etc. Rescently this concept was applied to algorithmic A/D Converter. But, its conversion speed is limited to medium speed. Consequently this converter is not applicable to the high speed signal processing system. This ADC is fabricated in 1.2um double metal CMOS standard process. This ADC's conversion time is measured to be 7MHz, and power consumption is 2.0mW, and differential nonlinearity is less than 1.14LSB and total harmonic distortion is -50dB. The active area of analog chip is about 350 x 550u$m^2$. The proposed ADC seems suitable for a single chip design of digital signal processing system required high conversion speed, high resolution small chip area and low power consumption.

• 정보처리학회논문지A
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• 제9A권1호
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• pp.93-98
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• 2002

본 논문에서는 하드디스크 드라이브 읽기 채널용 아날로그/디지털 변환기를 설계하였다. 본 회로는 고속 저에러율 비교 동작이 가능한 빠른 regenerative autozero 비교기에 기반을 두고 있고, 아키텍쳐에 Double Speed Dual ADC(DADA) 방식을 사용하여 전체 A/D 변환기의 속도를 효과적으로 향상시켰다. 또한 autozero 구조에 적합한 새로운 타입의 thermometer-to-binary 디코더를 사용하여 글리치를 제거하였고 기존의 구조를 보다 최적화시켰다. 이 ADC는 6-bit, 해상도, msample/s 최대 변환속도로 설계되었으며, 390mW 전력 소모와 한 클럭주기의 latency를 가진다. 설계에 0.65m CMOS 공정을 사용하였다.

• 한국전자통신학회논문지
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• 제7권2호
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• pp.295-301
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• 2012

본 논문에서는 고속 ADC의 앞단에서 사용하기 위한 1 $V_{pp}$의 입력 신호 범위에서 12 Bit의 해상도를 갖고 100 MS/s의 샘플링 속도에서 동작하는 SHA를 설계하였다. 제안된 시스템은 입력 주파수가 5 MHz, 샘플링 주파수 100 MHz 일 때 SFDR(Spurious Free Dynamic Range)가 약 66.3 dB로 해상도가 떨어졌으나 feedthrough를 제거한 회로는 SFDR이 약 73 dB로 12 bit 해상도를 갖는다.

• 전기전자학회논문지
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• 제23권2호
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• pp.461-468
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• 2019

연속-시간 델타-시그마 ADC는 별도의 안티-엘리아싱 필터가 필요하지 않고, 이산-시간 델타-시그마 ADC에 비해 적은 전력 소모로 넓은 대역폭의 신호를 처리할 수 있는 등 여러 가지 장점을 가지고 있다. 그러나 델타-시그마 ADC의 특성상 높은 주파수의 클럭으로 신호를 샘플링 하여야 하기 때문에, 이를 낮은 데이터 레이트의 고해상도 디지털 신호로 에일리어싱 없이 낮춰 주기 위한 데시메이션 필터가 복잡하고 고속으로 동작해야 한다. 이 논문에서는 연속-시간 델타-시그마 ADC에 펄스-폭-변조를 적용한 구조를 제안하고 이 구조를 이용함으로써 데시메이션 필터를 룩업 테이블을 이용하여 간단하게 구현할 수 있음을 보인다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.695-702
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• 2015

A 1-V 1.6-GS/s 5.58-ENOB flash ADC with a high-speed time-domain comparator is proposed. The proposed time-domain comparator, which consumes low power, improves the comparison capability in high-speed operations and results in the removal of preamplifiers from the first-stage of the flash ADC. The time interpolation with two factors, implemented using the proposed time-domain comparator array and SR latch array, reduces the area and power consumption. The proposed flash ADC has been implemented using a 65-nm 1-poly 8-metal CMOS process with a 1-V supply voltage. The measured DNL and INL are 0.28 and 0.41 LSB, respectively. The SNDR is measured to be 35.37 dB at the Nyquist frequency. The FoM and chip area of the flash ADC are 0.38 pJ/c-s and $620{\times}340{\mu}m^2$, respectively.

• 한국통신학회논문지
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• 제30권1A호
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• pp.104-112
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• 2005

본 논문에서는 고속, 저전력 8-비트 ADC를 설계하는 기법들을 제안하였다. 비교적 적은 전력 소모를 가지면서 고속으로 동작 시키기 위해 기존의 파이프라인 구조인 MDAC를 이용한 폐쇄형 구조 대신에 개방형 구조를 채택하였다. 또한 Distributed THA와 캐스캐이드 형태의 구조를 이용하여 높은 샘플링 속도에 최적화 하였다. 제안한 각 단의 크로싱 지점을 판별하는 기법은 증폭기의 개수를 줄일 수 있도록 함으로서 저전력과 좁은 면적의 ADC 구현을 가능하게 하였다. 모의 실험 결과 500-MHz의 샘플링 속도와 1.8V 전원 전압에서 테스트에 필요한 디지털 회로까지 포함, 210mW의 전력을 소비함을 확인 할 수 있었다. 또한 1.2Vpp(Differential) 입력 범위와 200-MHz까지의 입력 주파수에서 8-비트에 가까운 ENOB를 가짐을 볼 수 있었다. 설계된 ADC는 $0.18{\mu}m$ 6-Metal 1-Poly CMOS 공정을 이용, $900{\mu}m{\times}500{\mu}m$의 면적을 차지한다.