• 대한전자공학회논문지SD
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• 제46권6호
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• pp.48-51
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• 2009

20 GHz 이하의 주파수 범위에서 저잡음 증폭기의 성능지수를 최대화하기 위해 65 nm RF CMOS 기술을 이용하여 제작된 입력 트랜지스터의 바이어스 전압과 폭을 최적화하였다. 만일 13 GHz 보다 동작 주파수가 높을 경우, 보다 높은 이득을 확보하기 위해 2단 증폭기의 적용이 필요하였다. 또한 5 GHz 보다 낮을 경우, 제한된 범위 내에서의 전력소모를 제어하기 위해, 입력 트랜지스터의 게이트와 소스사이의 추가적인 커패시터를 삽입하였다. 본 논문은 20 GHz 이하에서 동작하는 1단 LNA의 전반적인 성능을 검토하였고, 본 접근법은 다른 CMOS LNA 설계 기술에 적용가능하다.

• 한국항공우주학회지
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• 제42권2호
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• pp.181-190
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• 2014

무인항공기(UAV)를 이용하여 효율적인 감시정찰을 수행하기 위해서는 센서의 고성능, 다중화와 함께 운용상황에 맞는 최적화된 비행경로계획이 요구된다. 이뿐만 아니라 시스템 개발 또는 임무운용 전 임무 효용성 평가, 평시와 전시에 빠른 작전 결정을 위해서는 임무를 가시화할 수 있는 가시화 도구가 필요하다. 본 연구에서는 STK(Systems Tool Kit)와 MATLAB을 통합한 임무 가시화 및 분석 도구를 개발하고 이를 통하여 UAV 감시정보정찰(ISR; Intelligence, Surveillance and Reconnaissance) 임무분석을 수행하였다. 개발된 임무분석 도구에는 비행최적화 뿐만 아니라 장애물 회피 알고리즘, FoM(Figure of Merit) 분석 알고리즘이 적용되어 최적의 임무계획이 가능하도록 하였다.

• 대한전자공학회논문지SD
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• 제47권8호
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• pp.64-72
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• 2010

본 논문은 UWB주파수 합성기용 광대역 전압 제어 발진기로 시그마-델타 모듈레이션을 이용하여 미세한 성긴 튜닝을 구현하였다. 제안된 성긴 튜닝 방법은 위상 잡음 성능의 저하 없이 작은 유효 주파수 해상도를 제공한다. 3단계의 성긴 튜닝구조로 전압제어 발진기는 광대역과 미세 튜닝 단계를 동시에 구현한다. 본 전압 제어기를 포함한 주파수 합성기는 0.13 ${\mu}m$ CMOS공정으로 구현되었고, 5.8-6.8 GHz의 대역에 3.9 kHz의 유효 주파수 해상도를 갖는다. 측정된 위상 잡음은 1 MHz 오프셋에서 -108 dBc/Hz이고, 5.9 mW 전력 소모로 16.8 %의 튜닝 범위를 갖으며, 튜닝 범위를 갖는 Figure-of-merit(FoM)은 -181.58 dBc/Hz이다.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.67-72
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• 2013

본 논문에서는 모바일 멀티미디어 응용을 위한 저전력 바이패싱 (bypassing) Booth 곱셈기를 제안한다. 바이패싱 구조는 특정 입력 패턴에 대하여 내부 회로를 우회하여 입력 값을 출력 값으로 직접 전달하므로 내부 회로의 스위칭 전류를 방지하여 저전력 회로를 구현한다. 제안된 곱셈기는 Braun 곱셈기법에 기반을 둔 전통적인 바이패싱 곱셈기와 달리, 현재 널리 사용되는 Booth 곱셈기법에 대하여 바이패싱 구조를 적용하였다. 시뮬레이션 결과, 기존 저전력 Booth 곱셈기에 비하여 제안된 FoM (Figure-of-merit)이 11% 감소함을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권6호
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• pp.706-711
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• 2014

A low power 6-bit flash ADC that uses an input voltage range detection algorithm is described. An input voltage level detector circuit has been designed to overcome the disadvantages of the flash ADC which consume most of the dynamic power dissipation due to comparators array. In this work, four digital input voltage range detectors are employed and each input voltage range detector generates the specific clock signal only if the input voltage falls between two adjacent reference voltages applied to the detector. The specific clock signal generated by the detector is applied to turn the corresponding latched comparators on and the rest of the comparators off. This ADC consumes 68.82 mW with a single power supply of 1.2V and achieves 4.3 effective number of bits for input frequency up to 1 MHz at 500 MS/s. Therefore it results in 4.6 pJ/step of Figure of Merit (FoM). The chip is fabricated in 0.13-um CMOS process.

• 대한전자공학회논문지SD
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• 제43권8호
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• pp.19-26
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• 2006

본 논문에서는, 1.8V 6-bit 100MSPS CMOS A/D 변환기를 제안한다. 제안하는 A/D 변환기는 저 전력소모를 위해 폴딩 구조의 A/D 변환기로 구현되었으며, 특히 전압구동 인터폴레이션 기법을 사용하여 전력소모를 최소화하였다. 또한 전체 A/D 변환기의 전력소모 감소를 위해 새로운 폴더 감소회로를 제안하여 기존의 폴딩 A/D 변환기에 비해 폴더 및 프리앰프 수를 절반으로 줄였고, 새로운 프리앰프 평균화 기법을 제안하여 전체 A/D 변환기의 성능을 향상시켰다. 설계된 A/D 변환기는 100MSPS의 변환속도에서 50MHz의 ERBW를 가지며, 이때의 전력소모는 4.38mW로 나타난다. 또한 측정결과 FoM은 0.93pJ/convstep의 우수한 성능 지표를 갖으며, INL 및 DNL은 각각 ${\pm}0.5 LSB$ 이내의 측정결과를 보였다. 제안하는 A/D 변환기는 0.18um CMOS공정으로 제작되었고 유효 칩 면적은 $0.28mm^2$ 이다.

• 한국세라믹학회지
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• 제32권7호
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• pp.761-768
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• 1995

Double layered BaTiO3 thin films with high dielectric constant as well as good insulating property were prepared for the application to low voltage driving thin film electroluminescent (TFEL) device. BaTiO3 thin films were formed by rf-magnetron sputtering technique. Amorphous and polycrystalline BaTiO3 thin films were deposited at the substrate temperatures of room temperature and 55$0^{\circ}C$, respectively. Two kinds of films prepared under these conditions showed high resistivity and high dielectric constant. The figure of merit (=$\varepsilon$r$\times$Eb.d) of polycrystalline BaTiO3 thin film was very high (8.43$\mu$C/$\textrm{cm}^2$). The polycrystalline BaTiO3 showed a substantial amount of leakage current (I), under the high electric field above 0.5 MV/cm. The double layered BaTiO3 thin film, i.e., amorphous BaTiO3 layer coated polycrystalline BaTiO3 thin film, was prepared by the new stacking method and showed very good dielectric and insulating properties. It showed a high dielectric constant fo 95 and leakage current density of 25 nA/$\textrm{cm}^2$ (0.3MV/cm) with the figure of merit of 20$\mu$C/$\textrm{cm}^2$. The leakage current density in the double layered BaTiO3 was much smaller than that in polycrystalline BaTiO3 under the high electric field. The saturated brightness of the devices using double layered BaTiO3 was about 220cd/$m^2$. Threshold voltage of TFEL devices fabricated on double layered BaTiO3 decreased by 50V compared to the EL devices fabricated on amorphous BaTiO3.

• 한국통신학회논문지
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• 제40권4호
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• pp.613-618
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• 2015

본 논문은 2단 플래시 A/D 변환기를 이용한 저전력 CMOS 플래시-SAR(successive approximation register)A/D 변환기를 제안한다. 전체 회로 구조는 상위 2비트 고속 플래시 A/D 변환기, 하위 8비트 저 전력 SAR A/D 변환기로 구성되어서 데이터 변환 클럭 수를 감소시켜서 변환속도를 향상시켰다. 또한 하위 8비트를 SAR 논리회로와 커패시터 D/A 변환기를 이용하여 저 전력으로 회로를 설계하였다. 제안 된 A/D 변환기는 $0.18{\mu}m$ CMOS 공정을 이용하여 구현하였고 2MS/s의 변환속도를 갖으며 9.16비트의 ENOB(effective number of bit)이 측정되었다. 면적과 전력소모는 각각 $450{\times}650{\mu}m^2$와 $136{\mu}W$이고 120fJ/step의 FoM을 갖는다.

• 센서학회지
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• 제27권2호
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• pp.93-98
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• 2018

In this paper, an energy-efficient 11.49-bit successive approximation register (SAR) capacitance-to-digital converter (CDC) for capacitive sensors with a figure of merit (FoM) of 31.6 pJ/conversion-step is presented. The CDC employs a SAR algorithm to obtain low power consumption and a simplified structure. The proposed circuit uses a capacitive sensing amplifier (CSA) and a dynamic latch comparator to achieve parasitic capacitance-insensitive operation. The CSA adopts a correlated double sampling (CDS) technique to reduce flicker (1/f) noise to achieve low-noise characteristics. The SAR algorithm is implemented in dual operating mode, using an 8-bit coarse programmable capacitor array in the capacitance-domain and an 8-bit R-2R digital-to-analog converter (DAC) in the charge-domain. The proposed CDC achieves a wide input capacitance range of 29.4 pF and a high resolution of 0.449 fF. The CDC is fabricated in a $0.18-{\mu}m$ 1P6M complementary metal-oxide-semiconductor (CMOS) process with an active area of 0.55 mm2. The total power consumption of the CDC is $86.4{\mu}W$ with a 1.8-V supply. The SAR CDC achieves a measured 11.49-bit resolution within a conversion time of 1.025 ms and an energy-efficiency FoM of 31.6 pJ/step.

• IEIE Transactions on Smart Processing and Computing
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• 제4권3호
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• pp.189-193
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• 2015

This paper provides the design techniques of a successive approximation register (SAR) type 12b analog-to-digital converter (ADC) for distributed maximum power point tracking (DMPPT) control in a photovoltaic system. Both a top-plate sampling technique and a $V_{CM}$-based switching technique are applied to the 12b capacitor digital-to-analog converter (CDAC). With these techniques, we can implement a 12b SAR ADC with a 10b capacitor array digital-to-analog converter (DAC). To enhance the accuracy of the ADC, a single-to-differential converted DAC is exploited with the dual sampling technique during top-plate sampling. Simulation results show that the proposed ADC can achieve a signal-to-noise plus distortion ratio (SNDR) of 70.8dB, a spurious free dynamic range (SFDR) of 83.3dB and an effective number of bits (ENOB) of 11.5b with bipolar CMOS LDMOD (BCDMOS) $0.35{\mu}m$ technology. Total power consumption is 115uW under a supply voltage of 3.3V at a sampling frequency of 1.25MHz. And the figure of merit (FoM) is 32.68fJ/conversion-step.