• ETRI Journal
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• 제42권5호
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• pp.773-780
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• 2020

A 40 nm complementary metal oxide semiconductor carrier-aggregated drive amplifier with high linearity is presented for sub-GHz Internet of Things applications. The proposed drive amplifier consists of two high linear amplifiers, which are composed of five differential cascode cells. Carrier aggregation can be achieved by switching on both the driver amplifiers simultaneously and combining the two independent signals in the current mode. The common gate bias of the cascode cells is selected to maximize the output 1 dB compression point (P1dB) to support high-linear wideband applications, and is used for the local supply voltage of digital circuitry for gain control. The proposed circuit achieved an output P1dB of 10.7 dBm with over 22.8 dBm of output 3rd-order intercept point up to 0.9 GHz and demonstrated a 55 dBc adjacent channel leakage ratio (ACLR) for the 802.11af with -5 dBm channel power. To the best of our knowledge, this is the first demonstration of the wideband carrier-aggregated drive amplifier that achieves the highest ACLR performance.

• 한국전자파학회논문지
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• 제12권1호
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• pp.37-43
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• 2001

본 논문에서는 전력증폭기의 선형성을 광대역으로 개선시키기 위하여 delay 특성의영향에 대하여 고려하였다. 사용된 전력 증폭기의 이득은 37dB이고, 3단의 1W급으로 설계되었다. Error 증폭기는 4단으로 설계되었으며 이득은 55dB이다. 그리고 방향성 결합기 및 전력 분배기를 설계하였으며, 또한 크기와 위상을 조절하기 위한 장치로 vector modulator를 사용하였다. 각 모듈을 통합하여 주파수 2.11GHz에서 2.2GHz까지 delay 특성을 고려한 광대역 선형 전력 증폭기를 설계하였으며, 30MHz의 대역폭에 걸쳐 C/I$_3$비가 25dB 이상의 개선 효과를 얻었다.

• 한국통신학회논문지
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• 제19권11호
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• pp.2238-2248
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• 1994

본 논문에서는 Multi-Gbps급 고속 광통신시스템용 광수신 전치증폭기에 이용하고자 마이크로파증폭기의 초광대역 특성에 대하여 분석하였다. 증폭기의 동작주파수를 확장시키기 위하여 증폭기의 설계과정에서 GaAs MESFET 등가회로의 캐패시턴스에 의한 이득저하 관계를 수식적으로 분석하고 이들 저하의 보상과 균일이득 및 주파수확장효과를 갖도록 최적화된 인덕터 피킹회로를 포함한 궤환중폭모듈(FAM)을 설계하였다. 설계된 궤환증폭모듈의 입력 및 출력임피던스를 구하여 실주파수법으로 초광대역 임피던스정합을 시켰으며 분석한 결과, $0.5\sim12.0GHz$에서 1단증폭기의 경우 $6.36\sim6.68dB$, 2단 증폭기의 경우 $9.1\sim10.3dB$로 우수한 균일이득 특성을 나타내는 초광역대의 증폭기를 설계할 수 있었다.

• Journal of electromagnetic engineering and science
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• 제5권3호
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• pp.112-116
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• 2005

This paper presents a broadband two-stage low noise amplifier(LNA) operating from 3 to 10 GHz, designed with 0.18 ${\mu}m$ RF CMOS technology, The cascode feedback topology and broadband matching technique are used to achieve broadband performance and input/output matching characteristics. The proposed UWB LNA results in the low noise figure(NF) of 3.4 dB, input/output return loss($S_{11}/S_{22}$) of lower than -10 dB, and power gain of 14.5 dB with gain flatness of $\pm$1 -dB within the required bandwidth. The input-referred third-order intercept point($IIP_3$) and the input-referred 1-dB compression point($P_{ldB}$) are -7 dBm and -17 dBm, respectively.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.193-194
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• 2007

This paper presents the design of a power amplifier for full-band UWB application systems using a CMOS 0..18um technology. A wideband RLC filter and a multilevel RLC matching scheme are utilized to achieve the wideband input/output matching. Both the cascade and cascode stage are used to increase the gain and to achieve gain flatness. Simulation results show that the designed amplifier provides a power gain greater than 10 dB throughout the UWB full-band(3.1-10.6GHz) and an input P1dB of -1.2dBm at 6.9GHz. It consumes 35.8mW from a 1.8V supply.

• ETRI Journal
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• 제29권5호
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• pp.670-672
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• 2007

An ultra-wideband low-noise amplifier is proposed with operation up to 8.2 GHz. The amplifier is fabricated with a 0.18-${\mu}m$ CMOS process and adopts a two-stage cascode architecture and a simplified Chebyshev filter for high gain, wide band, input-impedance matching, and low noise. The gain of 19.2 dB and minimum noise figure of 3.3 dB are measured over 3.4 to 8.2 GHz while consuming 17.3 mW of power. The Proposed UWB LNA achieves a measured power-gain bandwidth product of 399.4 GHz.

• 한국전자통신학회논문지
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• 제10권1호
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• pp.13-20
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• 2015

종래의 LDMOS를 사용한 전력증폭기는 AB-급 및 도허티 방식으로 60MHz 대역폭의 협대역에서 55%의 효율을 보여주고 있으나, 기지국의 전력증폭 모듈의 RRH의 적용에 따라 100MHz이상의 대역확장과 60%이상의 고효율 전력증폭기를 요구하고 있으므로, 본 연구에서는 LDMOS FET를 이용한 J-급 전력증폭기를 설계하여 200MHz대역에서 60%이상의 고효율 특성을 나타내었다. 설계한 J-급 전력증폭기는 2차 고조파 부하가 순수한 리액턴스 성분만을 포함하고 작은 양호도 Q 값을 갖도록 출력단 정합회로를 최적화 시켰다. 측정결과 WCDMA 주파수 대역을 포함한 2.06~2.2GHz에서 연속파 신호를 입력하였을 때 62~70%의 전력 부가효율(PAE)의 특성을 갖는 10W급 J-급 전력증폭기를 구현하였다.

• 한국전자파학회논문지
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• 제28권2호
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• pp.105-112
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• 2017

이동통신 시스템의 멀티미디어 서비스 확산과 고속통신 기능의 수요를 충족시키기 위해서 다중대역 전력증폭기의 고효율, 광대역 특성 및 비선형 특성의 개선이 필요하다. 본 연구에서는 J-급 전력증폭기 동작조건을 만족하는 2차 고조파 정합회로를 단일-스터브 정합회로로 구성하였다. 광대역 J-급 동작조건을 만족시키기 위해 단일-스터브 정합회로는 낮은 특성임피던스를 갖는 것이 필요하다. 본 연구에서는 낮은 특성 임피던스를 갖는 단일-스터브 정합회로를 패키지 내에 높은 유전율의 세라믹 기판을 이용하여 구현하였다. 이에 따라 2차 고조파 정합회로가 패키지된 GaN HEMT와 외부 기본파 정합회로를 이용하여 넓은 주파수 대역에서 J-급 출력 임피던스 조건을 만족하는 전력증폭기를 구현하였다. 제작된 J-급 전력증폭기 측정 결과, 1.8~2.7 GHz(900 MHz)의 대역폭에서 50 W(47 dBm) 이상의 출력전력과 최대 72.6 %의 드레인 효율, 최대 66.5 %의 PAE 특성을 확인하였다.

• 한국전자파학회논문지
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• 제29권5호
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• pp.397-400
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• 2018

본 논문에서는 칩 면적을 최소화한 65 nm CMOS 기반 30~46 GHz 대역 광대역 증폭기 회로의 설계 및 측정결과에 대하여 기술하였다. 전체 증폭기의 칩 면적을 줄이기 위해 결합 인덕터를 이용한 임피던스 정합회로를 사용하였다. 제작된 광대역 증폭기 회로는 9.3 dB 최대 이득, 16 GHz의 3 dB 대역폭 및 42 % 비대역폭 등의 측정 결과를 보였다. 입출력 반사 손실은 각각 35.8~46.0 GHz 대역과 28.6~37.8 GHz 대역에서 10 dB 이상이다. 공급 전압은 1.2 V이며, 소비 전력은 42 mW이다. 3 dB 대역폭 내에서의 군 지연 변화는 19.1 ps이며, 패드를 제외한 칩 면적은 $0.09mm^2$이다.

• 한국전자파학회논문지
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• 제26권7호
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• pp.620-626
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• 2015

본 논문에서는 2차 전역통과 필터를 이용하여 입력정합을 수행하고, LC 병렬공진 회로를 이용하여 트랜지스터의 출력 리액턴스를 최소화하는 기법을 적용함으로써 2~6 GHz에서 동작하는 광대역 GaN 전력증폭기 MMIC를 설계 및 제작하였다. 광대역 손실정합을 위해 사용된 2차 전역통과 필터는 트랜지스터의 채널 저항 효과를 보상하기 위해 비대칭적 구조를 사용하였다. Win Semiconductors사의 $0.25{\mu}m$ GaN HEMT 파운드리 공정으로 제작된 MMIC 칩은 크기가 $2.6mm{\times}1.3mm$이며, 주파수 대역 내에서 약 13 dB의 평탄한 이득 특성과 10 dB 이상의 우수한 입력정합 특성을 보였다. 포화출력 조건에서 측정된 출력전력은 2~6 GHz에서 38.6~39.8 dBm의 값을 보였고, 전력부가효율은 31.3~43.4 %을 나타내었다.