• 전기학회논문지
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• 제66권1호
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• pp.100-106
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• 2017

In this paper, we propose a parallel optimization method of Aho-Corasick (AC) algorithm and Parallel Failureless Aho-Corasick (PFAC) algorithm using Open Computing Language (OpenCL) on Field Programmable Gate Array (FPGA). The low throughput of string matching engine causes the performance degradation of network process. Recently, many researchers have studied the string matching engine using parallel computing. FPGA's vendors offer a parallel computing platform using OpenCL. In this paper, we apply the AC and PFAC algorithm on DE1-SoC board with Cyclone V FPGA, where the optimization that considers FPGA architecture is performed. Experiments are performed considering global id, local id, local memory, and loop unrolling optimizations using PFAC algorithm. The performance improvement using loop unrolling is 129 times greater than AC algorithm that not adopt loop unrolling. The performance improvements using loop unrolling are 1.1, 0.2, and 1.5 times greater than those using global id, local id, and local memory optimizations mentioned above.

• International Journal of Computer Science & Network Security
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• 제21권11호
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• pp.354-362
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• 2021

The device to device (D2D) communication is an important and emerging area for future cellular networks. It is concerned about all aspect of secure data transmission between end devices along with originality of the data. In this paradigm, the major concerns are about how keys are delivered between the devices when the devices require the cryptographic keys. Another major concern is how effectively the receiver device verifies the data sent by the sender device which means that the receiver checks the originality of the data. In order to fulfill these requirements, the proposed system able to derive a cryptographic key using a single secret key and these derived keys are securely transmitted to the intended receiver with procedure called mutual authentication. Initially, derived keys are computed by applying robust procedure so that any adversary feel difficulties for cracking the keys. The experimental results shows that both sender and receiver can identify themselves and receiver device will decrypt the data only after verifying the originality of the data. Only the devices which are mutually authenticated each other can interchange the data so that entry of the intruder node at any stage is not possible.

• 한국통신학회논문지
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• 제35권5A호
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• pp.482-489
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• 2010

본 논문에서는 RF PPF(Poly Phase Filter)를 이용하는 이미지 제거회로에서 광대역의 모든 RF 신호를 한꺼번에 Quadrature 신호로 변환시키는 기존 구조와 다르게 광대역의 RF 신호를 여러 개의 협대역(Narrow band)으로 세분화시켜 Quadrature 신호로 변환시키는 새로운 구조의 주파수 가변형 협대역 DQ-IRM(Double-Quadrature Image Rejection Mixer) 구조를 제안하였다. 기저대역에서 선택한 채널과 그 인접 2-3개 채널이 포함된 협대역 RF 신호만을 선택적으로 Quadrature 신호로 변환시키는 이 구조는 RF PPF의 차수를 줄일 수 있기 때문에 낮은 경로손실 특성과 높은 이미지제거 성능을 동시에 구현이 가능하다. 제안한 DQ-IRM를 이용하여 지상파 디지털멀티미디어방송(Terrestrial Digital Multimedia Broadcasting, T-DMB) 수신용 CMOS RF 튜너 칩을 설계하고 그 성능을 검증하였다. 설계된 CMOS RF 튜너 칩은 CMOS 0.18 um 테크놀로지를 이용하였으며, 170-240 MHz 주파수대역에서 약 1.26 dB의 잡음특성과 약 51 dB 이상의 이미지제거 성능을 얻었다. 설계된 칩 사이즈는 $3.0{\times}1.8mm2$이며, 총 소모전력은 동작전압 1.8 V에서 55.8 mW이다.

• 한국통신학회논문지
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• 제35권3B호
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• pp.485-492
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• 2010

지능형 교통 시스템에는 도로 환경 정보 제공, 차량 근거리 네트워크 연동, 추돌사고예방 및 보행자 안전 제공 등의 다양한 분야의 연구가 진행되고 있다. 이와 관련하여 운전자 및 보행자 안전을 위한 감지 정확도, 정보 신뢰성, 유지보수 편의성을 기초하는 USN 기술이 주목 받고 있다. 본 연구는 다양한 센서를 이용하여 USN을 도로에 구축하고 개발된 도로기지국(RSU)과 연동하여 실시간 도로 환경 정보 수집하고 차량단말기(OBU) 및 교통 센터에 제공하는 Road Weather Information System을 개발하였다. RSU는 운전자 안전을 위해 노변 정보를 수집하고 이를 분석하여 서비스 우선순위에 따라 IP와 비콘 서비스를 OBU 및 상위 터미널에 제공한다. 상위 터미널에는 IP 기반 셋톱박스 응용 프로그램을 개발하여 교통 정보 및 도로 환경 정보, 환경 센서 오류 등에 정보를 제공한다. 결과적으로, RWIS는 노변 정보의 실시간 수집을 발전시켜 지능형 교통 시스템에 운전자 안전을 보완하고, 기술융합으로 다양한 서비스 방법을 제시하였다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.28-37
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• 2010

본 논문에서는 FPGA와 VHDL을 이용하여 다채널 비동기 통신용 IC를 설계하였다. 기존에 상용되고 있는 대부분의 비동기 통신용 IC들은 최대 1~2채널(Channel)로 구성되어 있다. 따라서 2채널 이상의 통신 시스템을 구성할 때 원가가 높아지고 구현하기도 복잡해진다. 그리고 매우 적은 송수신 버퍼(Buffer)를 가지고 있으므로 고속으로 대용량의 데이터를 전송할 경우 마이크로프로세서에 걸리는 부하가 많아지게 된다. 이러한 문제를 해결하기 위해 본 논문에서는 비동기 통신 채널 8개를 단 한개의 IC로 설계하여 원가 절감 및 기능과 성능을 향상 시키도록 설계하였으며, 송수신 버퍼의 크기를 각각 256 바이트로 설계함으로써 고속의 통신을 가능하게 하였다. 또한 통신시 오동작을 방지하기 위해 디지털(Digital) 필터 및 첵섬(Check-sum) 로직을 설계하여 신뢰성을 향상시켰으며, 채널 먹스 로직을 설계하여 각 채널별 입/출력을 자유롭게 선택하도록 하여 통신 채널에 대한 입/출력 포트를 유연하게 사용할 수 있도록 설계하였다. 이와 같이 설계된 다채널 비동기 통신 IC를 ALTERA사의 Cyclone II Series EP2C35F672C8과 QuartusII V8.1을 이용하여 로직을 합성 및 시뮬레이션 하였다. QuartusII 시뮬레이션과 실험에서 성공적으로 수행되었으며, 설계된 IC의 우수성을 보이기 위해 비동기 통신 칩으로 많이 사용되고 있는 TI(Texas Instruments)사의 TL16C550A, ATMEL사의 ATmega128 범용 마이크로 콘트롤러와 수행시간 및 성능을 비교하여 본 논문에서 설계된 다채널 비동기 통신용 IC의 우수함을 확인하였다.

• 한국자기학회지
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• 제26권2호
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• pp.39-44
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• 2016

대표적 열전물질인 비스무스 텔루라이드에 자성원자를 도핑한 합금에 대한 구조 및 전자적 그리고 자기적 성질에 관한 연구는 고효율 열전물질의 개발이라는 목적뿐만 아니라 특이한 자기적 상호작용 규명 및 위상절연체 분야에서도 큰 관심을 끌고 있다. 본 연구에서는 희토류 원자로서 매우 국소화된 f 전자를 갖는 Gd이 Bi을 치환하여 도핑된 비스무스 텔루라이드 합금의 자성 안정성을 밀도범함수(Density Functional Theory)에 입각하여 제일원리적으로 연구하기 위하여 모든 전자(all-electron) FLAPW(full-potential linearized augmented plane-wave) 방법을 이용하여 전자구조 계산을 수행하였다. 전자간 교환-상관 상호작용은 일반기울기 근사법(Generalized Gradient Approximation)을 도입하여 계산하였으며, 국소화된 f 전자를 기술하는 데 필요한 Hubbard+U 보정과 스핀-궤도 각운동량 상호작용은 제2 변분법적 방법을 이용하여 고려하였다. 계산 결과, 강자성 안정성을 보이는 Gd 덩치계와 다르게 이 합금은 강자성과 반강자성의 총에너지 차이가 ~1 meV/Gd 정도의 아주 작은 값으로 얻어져서, 그 자성 안정성은 결함이나 strain 등에 의한 구조변화에 민감하게 의존하여 변할 수 있음을 알 수 있었다. 특히 Gd 스핀자기모멘트는 덩치에서의 값에 비해 감소하였고, Gd에 가장 가까운 Te에 유도 자기모멘트가 형성되는 것으로 미루어 Te를 매개로 한 자성상호작용이 자성 안정성을 결정하는 데에 중요한 역할을 하는 것으로 예측할 수 있었다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.23-30
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• 2005

이 논문에서는 낮은 stand-by power 및 DLL의 재동작 후 fast relocking 구조를 가지는 저전력, 고속 VISI 칩용 DLL(지연 고정 루프) 기반의 다중 클락 발생기를 제안하였다. 제안된 구조는 주파수 곱셈기를 이용하여 주파수 체배가 가능하며 시스템 클락의 듀티비에 상관없이 항상 50:50 듀티비를 위한 Duty-Cycle Correction 구조를 가지고 있다. 또한 DAC를 이용한 디지털 컨트롤 구조를 클락 시스템이 standby-mode에서 operation-mode 전환 후 빠른 relocking 동작을 보장하고 아날로그 locking 정보를 레지스터에 디지털 코드로 저장하기 위해 사용하였다. 클락 multiplication을 위한 주파수 곱셈기 구조로는 multiphase를 이용한 feed-forward duty correction 구조를 이용하여 지연 시간 없이 phase mixing으로 출력 클락의 duty error를 보정하도록 설계하였다. 본 논문에서 제안된 DLL 기반 다중 클락 발생기는 I/O 데이터 통신을 위한 외부 클락의 동기 클락과 여러 IP들을 위한 고속 및 저속 동작의 다중 클락을 제공한다. 제안된 DLL기반의 다중 클락 발생기는 $0.35-{\mu}m$ CMOS 공정으로 $1796{\mu}m\times654{\mu}m$ 면적을 가지며 동작 전압 2.3v에서 $75MHz\~550MHz$ lock 범위와 800 MHz의 최대 multiplication 주파수를 가지고 20psec 이하의 static skew를 가지도록 설계되었다.

• 한국위성정보통신학회논문지
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• 제10권3호
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• pp.89-93
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• 2015

본 연구에서는 이온빔 처리된 $HfO_2$ 박막을 이용한 액정디스플레이의 프리틸트각을 제어함으로써, 작은 구동전압에서도 안정적으로 구동할 수 있는 디스플레이 소자에 응용할 수 있는 특성을 연구하였다. $HfO_2$ 박막의 원자 수준의 증착을 통해서 높은 유전율의 박막을 제조할 수 있었으며, 이는 저전력 구동을 위해서 필수적인 요소라고 생각한다. 또한 이러한 $HfO_2$ 박막의 액정배향성을 확인하여 균일한 액정배향을 통해서 디스플레이 소자로의 응용가능성을 확인하였다. 특히 $HfO_2$ 박막에서의 액정배향성에 대해서 액정배향의 대표적인 특성인 프리틸트각의 제어를 실험을 통해서 확인하였다. 실험결과 이온빔처리를 한 $HfO_2$ 박막에서의 액정배향의 특성을 접촉각특성을 대표화하여 정량화 할 수 있었다. 본 연구의 결과 액정의 배향성 확보 및 프리틸트각을 제어할 수 있는 고유전율 $HfO_2$ 박막의 제조가 가능한 것을 확인할 수 있었으며, 고유전율 특성에서 기인하는 저전력 구동의 가능성을 확인할 수 있었다.

• 한국재료학회지
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• 제13권1호
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• pp.43-47
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• 2003

As and BF$_2$dopants are implanted for the formation of source/drain with dose of 1${\times}$10$^{15}$ ions/$\textrm{cm}^2$∼5${\times}$10$^{15}$ ions/$\textrm{cm}^2$ then formed cobalt disilicide with Co/Ti deposition and doubly rapid thermal annealing. Appropriate ion implantation and cobalt salicide process are employed to meet the sub-0.13 $\mu\textrm{m}$ CMOS devices. We investigated the process results of sheet resistance, dopant redistribution, and surface-interface microstructure with a four-point probe, a secondary ion mass spectroscope(SIMS), a scanning probe microscope (SPM), and a cross sectional transmission electron microscope(TEM), respectively. Sheet resistance increased to 8%∼12% as dose increased in $CoSi_2$$n^{＋}$ and $CoSi_2$$p^{V}$ , while sheet resistance uniformity showed very little variation. SIMS depth profiling revealed that the diffusion of As and B was enhanced as dose increased in $CoSi_2$$n^{＋}$ and $CoSi_2$$p^{＋}$ . The surface roughness of root mean square(RMS) values measured by a SPM decreased as dose increased in $CoSi_2$$n^{＋}$ , while little variation was observed in $CoSi_2$$p^{＋}$ . Cross sectional TEM images showed that the spikes of 30 nm∼50 nm-depth were formed at the interfaces of $CoSi_2$$n^{＋}$ / and $CoSi_2$/$p^{＋}$, which indicate the possible leakage current source. Our result implied that Co/Ti cobalt salicide was compatible with high dose sub-0.13$\mu\textrm{m}$ process.

• 전자공학회논문지
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• 제53권7호
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• pp.17-26
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• 2016

본 논문에서는 무선 통신 시스템 및 휴대용 비디오 처리 시스템과 같은 다양한 시스템 반도체 응용을 위한 12비트 60MS/s 0.18um CMOS Flash-SAR ADC를 제안한다. 제안하는 Flash-SAR ADC는 고속으로 동작하는 flash ADC의 장점을 이용하여 우선 상위 4비트를 결정한 후, 적은 전력 소모를 갖는 SAR ADC의 장점을 이용하여 하위 9비트를 결정함으로써 해상도가 증가함에 따라 동작 속도가 제한이 되는 전형적인 SAR ADC의 문제를 줄였다. 제안하는 ADC는 전형적인 Flash-SAR ADC에서 고속 동작 시 제한이 되는 입력 단 트랙-앤-홀드 회로를 사용하지 않는 대신 SAR ADC의 C-R DAC를 단일 샘플링-네트워크로 사용하여 입력 샘플링 부정합 문제를 제거하였다. 한편, flash ADC에는 인터폴레이션 기법을 적용하여 사용되는 프리앰프의 수를 절반 수준으로 줄이는 동시에 SAR 동작 시 flash ADC에서 불필요하게 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 또한 고속 동작을 위해 SAR 논리회로는 TSPC 기반의 D 플립플롭으로 구성하여 범용 D 플립플롭 대비 논리회로 게이트 지연시간을 55% 감소시킴과 동시에 사용되는 트랜지스터의 수를 절반 수준으로 줄였다. 시제품 ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 1.33LSB, 1.90LSB이며, 60MS/s 동작 속도에서 동적성능은 최대 58.27dB의 SNDR 및 69.29dB의 SFDR 성능을 보인다. 시제품 ADC의 칩 면적은 $0.54mm^2$이며, 1.8V 전원전압에서 5.4mW의 전력을 소모한다.