• 전자공학회논문지 IE
• /
• 제44권2호
• /
• pp.14-20
• /
• 2007

본 논문에서는 개선된 성능을 갖는 4치 D-플립플롭을 제안하였다. 제안된 4치 D 플립플롭은 뉴런모스를 기반으로 바이어스 인버터, 온도계 코드 출력회로, EX-OR 게이트, 전달 게이트를 이용하여 4치 항등 논리회로(Identity logic circuit)를 구성하고, 이를 2진의 RS 래치 회로와 결합하여 설계하였다. 설계된 회로들은 3.3V 단일 공급 전원에서 $0.35{\mu}m$ 1-poly 6-metal COMS 공정 파라미터 표준조건에서 HSPICE를 사용하여 모의실험 하였다. 모의실험 결과, 본 논문에서 제안된 4치 D 플립플롭은 100MHz 전후까지의 빠른 동작속도로 측정되었으며 PDP(Power dissipation-delay time product)와 FOM(Figure of merit)은 각각 59.3pJ과 33.7로 평가되어졌다.

• 한국정보통신학회논문지
• /
• 제2권1호
• /
• pp.133-140
• /
• 1998

본 논문에서는 페이딩이 존재하는 이동통신 채널에서 DTMF 변조의 신뢰성을 보장하기 위해 RS 부호의 적용을 고려하고, (15, 9) RS 인코더와 디코더 회로를 제안 및 합성하였으며, 페이딩 채널에서 부호의 성능을 구하였다. 소요된 게이트는 2-Input NAND 게이트를 기준으로 약 14,000 게이트가 소요되었다. 이와 같이 구현된 (15,9) RS 부호를 DTMF 신호방식에 적용하였을 경우 IMT-2000 등 이동통신에서 데이터 전송의 기준인 10-6의 비트오율을 기준으로 페이딩 채널의 경우 20 dB 이상의 부호이득을 보인다. 따라서 페이딩이 존재하는 이동 통신에서 데이터 전송을 위한 DTMF 신호방식에 본 부호기를 적용하는 것은 매우 효과적이라 할 수 있다.

• 한국통신학회논문지
• /
• 제24권12A호
• /
• pp.1939-1947
• /
• 1999

본 논문에서는 이진데이터의 고속전송을 위하여 기존의 선로 부호의문제점을 해결하는 새로운 형태의 선로부호 BIM(Bit Insertion and Manipulation) 선로부호를 제안하였다. 기존의 이진데이터 고속전송을 위한 mBnB 형태의 블록 부호는 전송 특성은 우수하나 구현이 어려운 단점이 있었으며, 또 다른 형태의 선로 부호인 비트 삽입 부호는 구현은 용이하나 전송 특성이 떨어지는 문제점이 있었다. 본 논문에서의 BIM 선로 부호는 이러한 문제를 극복하기 위하여 제안되었으며 비트 삽입 부호에 블록 부호의 특성을 적절히 결합함으로써 구현이 용이하면서도 우수한 전송 특성을 제공할 수 있었다. 본 논문에서 설계된 5B6B 형태의 BIM 부호는 $\pm$2 DSV, 0 RSD, 7 최대 런 길이와 같이 우수한 전송 성능뿐 아니라 1비트의 리던던시만을 필요로 하며 200 게이트 이하로 구현이 가능함으로써 구현의 용이성을 함께 보여 주었다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
• /
• pp.632-634
• /
• 2004

First for high-qualify images and reducing process-error and driving speed, the designed 8-bit data driving circuit consists of a constant transconductance bias circuit, D-F/Fs by shift registers using static transmission gates, 1st latch and 2nd latch by tristate inverters, level shifters, current steering segmented D/A converters by 4MSB thermometer decoder and 4LSB weighted type. Second, we designed gray amp for power saving. These data driving circuits are designed with $0.35-{\mu}m$ CMOS technologies at 3.3 V and 18 V power supplies and simulated with HSPICE.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
• /
• pp.67-70
• /
• 2003

In this paper the main topologies of one-bit full adders, including the most interesting of those recently proposed, are analyzed and compared for speed, power consumption, and power-delay product. The comparison has been performed on circuits, optimized transistor dimension to minimize power-delay product. The investigation has been carried out with properly defined simulation runs on a Cadence environment using a 0.25-${\mu}m$ process, also including the parasitics derived from layout. Performance has been also compared for different supply voltage values. Thus design guidelines have been derived to select the most suitable topology for the design features required. This paper also proposes a novel figure of merit to realistically compare n-bit adders implemented as a chain of one-bit full adders. The results differ from those previously published both for the more realistic simulations carried out and the more appropriate figure of merit used. They show that, except for short chains of blocks or for cases where minimum power consumption is desired, topologies with only pass transistors or transmission gates are not attractive.

• 전기전자학회논문지
• /
• 제22권2호
• /
• pp.484-487
• /
• 2018

5 MeV proton-irradiation with total dose of $10^{15}/cm^2$ was performed on AlGaN/GaN-on-Si high electron mobility transistors (HEMTs) with various gate metals including Ni, TaN, W, and TiN to investigate the degradation characteristics. The positive shift of pinch-off voltage and the reduction of on-current were observed from irradiated HEMTs regardless of a type of gate materials. Hall and transmission line measurements revealed the reduction of carrier mobility and sheet charge concentration due to displacement damage by proton irradiation. The shift of pinch-off voltage was dependent on Schottky barrier heights of gate metals. Gate leakage and capacitance-voltage characteristics did not show any significant degradation demonstrating the superior radiation hardness of Schottky gate contacts on GaN.

• 센서학회지
• /
• 제14권3호
• /
• pp.191-197
• /
• 2005

When fabricating a vision chip, we should consider the noise problem, such as the fixed pattern noise(FPN) due to the process variation. In this paper, we propose an edge-detection circuit based on biological retina using the offset-free column readout circuit to reduce the FPN occurring in the photo-detector. The offset-free column readout circuit consists of one source follower, one capacitor and five transmission gates. As a result, it is simpler and smaller than a general correlated double sampling(CDS) circuit. A vision chip for edge detection has been designed and fabricated using $0.35\;{\mu}m$ 2-poly 4-metal CMOS technology, and its output characteristics have been investigated.

• 한국표면공학회지
• /
• 제32권6호
• /
• pp.703-708
• /
• 1999

Silicides have been used extensively in ULSI logic device fabrication as contact materials for the active areas as well as the poly- Si gates. NiSi is a promising candidate for submicron device application due to less volume expansion, low formation temperature, little silicon consumption, and large stable processing temperature window. In this report, the microstructure of nickel silicides fabricated with a thermal evaporator has been investigated. We observed systematic transformation of Ni silicides of $Ni_2$Si, NiSi, $NiSi_2$, as annealing temperature increases. All the silicides have been identified by a X-ray diffractometer (XRD). The cross-sectional microstructure of silicides was examined by a transmission electron microscope (TEM) equipped with a energy dispersive spectrometer(EDS). The surface roughness of silicides was measured by scanning probe microscope(SPM). Although we observed thin oxide layer existed at the $Ni/NiSi_{x}$ interface, we fabricated successfully $550\AA$-thick planar Ni-monosilicide at the temperature range of$ 400~700^{\circ}C$.

• 한국통신학회논문지
• /
• 제32권9C호
• /
• pp.905-912
• /
• 2007

본 논문에서는 OFDM 기반 무선 LAN 시스템에서 긴 훈련심볼을 이용하는, 시간동기 오차의 영향이 고려된 IQ imbalance 추정 및 보상 기법을 제안한다. 기존의 긴 훈련심볼을 이용한 IQ imbalance 보상 기법은 시간동기 오차에 민감한 구조를 갖기 때문에 시간동기 오차가 필연적인 실제 시스템에서는 심각한 성능 저하를 보인다. 본 논문에서는 시간동기 오차로 인해 발생하는 위상회전을 상쇄시킬 수 있는 새로운 criterion을 정의하고, 이에 따른 IQ imbalance 추정 및 보상 기법을 제안한다. 제안된 기법은 시간동기 오차가 존재할 경우에도 IQ imbalance 의 영향을 이상적인 경우 대비 최대 0.2dB 이하로 보상할 수 있으며, IEEE 802.11a 시스템의 54Mbps 전송모드에 적용하였을 경우 기존 기법에 비해 약 4.3dB의 성능 이득을 보인다. 제안된 기법을 이용한 IQ imbalance 추정 및 보상단은 Verilog HDL을 이용하여 하드웨어 설계 및 검증 되었으며, 0.18um CMOS 공정을 이용하여 합성한 결과, 약 75K gates 와 6K bits의 메모리로 구현되었다.

• 대한전자공학회논문지SD
• /
• 제40권10호
• /
• pp.52-62
• /
• 2003

본 논문에서는 3치 논리 게이트, 3치 D 플립플롭과 3치 4-디지트 병렬 입력/출력 레지스터를 제안하였다. 3치 논리 게이트는 n 채널 패스 트랜지스터와 뉴런 MOS(νMOS) 임계 인버터로 구성된다. 3치 논리 게이트들은 다양한 임계 전압을 갖는 다운 리터럴 회로를 사용하였고 전송함수를 바탕으로 설계되었다. 뉴런 MOS 트랜지스터는 다치 논리 구현에 가장 적합한 게이트이고 다양한 레벨의 입력 신호를 갖는다. 3치 D 플립 플롭과 3치 레지스터는 3치 데이터를 임시로 저장할 수 있는 저장 장치로 사용할 수 있다. 본 논문에서는 3.3V의 전원 전압을 사용하였고 0.35um 공정 파라미터를 이용하여 모의 실험을 통해 그 결과를 HSPICE로 검증하였다.