• ETRI Journal
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• 제11권4호
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• pp.98-104
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• 1989

Closed form solution of nonlinear 2-DEG concentration formula is proposed. This allows us to model continuous 2-DEG charge concentration as the function of gate voltage covering subthreshold region of the I-V curves. Comparisons of the Ids-Vgs characteristics and transconductance with the measured data were performed to show the accuracy of the proposed model. This way we have completely closed form I-V characteristics in subthreshold, triode and saturation region incorporating accurate charge control mechanism for HEMTs.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.379-383
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• 2003

Double-Gate MOSFET의 TSi변화에 따른 subthreshold 특성을 비교 분석하였다. Lightly-doped asymmetrical 소자의 경우에 symmetrical 소자에 비하여 subthreshold current가 TSi에 따라 급격하게 증가하는 현상을 발견하였으며 이는 낮은 depletion charge 때문에 TSi내의 전압분포가 linear한 특성을 갖는 것에 기인함을 밝혔다. 또한 이러한 현상을 설명할 수 있는 analytical equation을 유도하였으며 analytical equation 결과와 device simulation 결과를 비교하여 그 정확도를 검증하였다.

• Journal of information and communication convergence engineering
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• 제5권1호
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• pp.45-49
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• 2007

The analytical transport model in subthreshold regime for double gate MOSFET has been presented to analyze the short channel effects such as subthreshold swing, threshold voltage roll-off and drain induced barrier lowering. The present approach includes the quantum tunneling of carriers through the source-drain barrier. Poisson equation is used for modeling thermionic emission current, and Wentzel-Kramers-Brillouin approximations are applied for modeling quantum tunneling current. This model has been used to investigate the subthreshold operations of double gate MOSFET having the gate length of the nanometer range with ultra thin gate oxide and channel thickness under sub-20nm. Compared with results of two dimensional numerical simulations, the results in this study show good agreements with those for subthreshold swing and threshold voltage roll-off. Note the short channel effects degrade due to quantum tunneling, especially in the gate length of below 10nm, and DGMOSFETs have to be very strictly designed in the regime of below 10nm gate length since quantum tunneling becomes the main transport mechanism in the subthreshold region.

• Transactions on Electrical and Electronic Materials
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• 제3권3호
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• pp.18-20
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• 2002

In sub-l/4 ${\mu}{\textrm}{m}$ NMOSFET with STI (Shallow Trench Isolation), the anomalous hump phenomenon of subthreshold region, due to capped p-TEOS/SiN induced defect, is reported. The hump effect was significantly observed as channel length is reduced, which is completely different from previous reports. Channel boron dopant redistribution due to the defect should be considered to improve hump characteristics besides considerations of STI comer and recess. 130

• Journal of information and communication convergence engineering
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• 제7권3호
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• pp.361-365
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• 2009

This paper has been presented the transport characteristics of FinFET using the analytical potential model based on the Poisson's equation in subthreshold and threshold region. The threshold voltage is the most important factor of device design since threshold voltage decides ON/OFF of transistor. We have investigated the variations of threshold voltage and drain induced barrier lowing according to the variation of geometry such as the length, width and thickness of channel. The analytical potential model derived from the three dimensional Poisson's equation has been used since the channel electrostatics under threshold and subthreshold region is governed by the Poisson's equation. The appropriate boundary conditions for source/drain and gates has been also used to solve analytically the three dimensional Poisson's equation. Since the model is validated by comparing with the three dimensional numerical simulation, the subthreshold current is derived from this potential model. The threshold voltage is obtained from calculating the front gate bias when the drain current is $10^{-6}A$.

• 한국정보통신학회논문지
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• 제18권3호
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• pp.651-656
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• 2014

본 연구에서는 비대칭 이중게이트 MOSFET의 채널도핑 변화에 따른 문턱전압이하 스윙의 변화를 분석하였다. 문턱전압이하 스윙은 문턱전압이하 영역에서 발생하는 차단전류의 감소정도를 나타내는 요소로서 디지털회로 적용에 매우 중요한 역할을 한다. 비대칭 이중게이트 MOSFET의 문턱전압이하 스윙을 분석하기 위하여 포아송방정식을 이용하였다. 비대칭 이중게이트 MOSFET는 대칭 이중게이트 MOSFET와 달리 상하단 게이트의 산화막 두께 및 인가전압을 다르게 제작할 수 있다. 본 연구에서는 비대칭 이중게이트 MOSFET의 채널 내 농도변화 및 게이트 산화막 두께 그리고 인가전압 등이 문턱전압이하 스윙에 미치는 영향을 관찰하였다. 특히 포아송방정식을 풀 때 도핑분포함수로 가우스분포함수를 이용하였으며 가우스분포함수의 파라미터인 이온주입범위 및 분포편차에 대한 문턱전압이하 스윙의 변화를 관찰하였다. 분석결과, 문턱전압이하 스윙은 도핑농도 및 분포함수에 따라 크게 변화하였으며 게이트 산화막 두께 및 인가전압에 크게 영향을 받는 것을 관찰할 수 있었다.

• 대한전자공학회논문지
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• 제26권5호
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• pp.46-51
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• 1989

DC 스트레스에 의해 노쇠화된 짧은 채널 LDD NMOSFET에서 문턱전압과 subthreshold 전류곡선의 변화를 관측하여 hot-carrier 주입에 의한 노쇠화를 연구하였다. 포화영역에서 정의된 문턱전압의 변화 ${Delta}V_{tex}$를 trapped charge에 기인한 변화성분 ${Delta}V_{ot}$와 midgap에서 문턱전압 영역에 생성된 계면상태에 의한 변화성분${Delta}V_{it}$로 분리하였다. 게이트 전압이 드레인 전압보다 큰 positive oxid field ($V_g>V_d$) 조건에서는 전자들이 게이트 산화막으로 주입되어 문턱전압이 증가되었으나 subthreshold swing은 크게 변화하지 않고 subthreshold 전류곡선만 높은 게이트 전압으로 평행 이동하였다. 게이트 전압이 드레인 전압보다 낮은 negative oxide field ($V_g) 조건에서는 hole이 주입되고 포획된 결과를 보였으나 포획된 positive charge수 보다 더 많은 계면상태가 동시에 생성되어 문턱전압과 subth-reshold swing이 증가되었다.

• 한국정보통신학회논문지
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• 제16권4호
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• pp.793-798
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• 2012

본 연구에서는 이중게이트(Double Gate; DG) MOSFET에서 채널 내 도핑분포 및 채널구조에 따른 문턱전압이하 전류의존성을 분석하고자 한다. 전위분포를 구하기 위하여 포아송방정식을 풀 때 전하분포는 가우스분포함수를 이용할 것이며 이의 타당성은 이미 여러 논문에서 입증하였다. 이중게이트 MOSFET는 게이트전압에 의한 전류제어능력의 증가로 단채널 효과를 감소시킬 수 있어 문턱전압이하 특성을 향상시킬 수 있다. 문턱전압이하 영역에서 전류제어는 고집적회로에서 소비전력의 감소와 관계된 매우 중요한 요소이다. 게이트전압에 따른 문턱전압이하 전류의 변화를 이용하여 문턱전압의 변화를 정량적으로 분석할 것이다. 문턱전압이하 전류는 채널 내 도핑분포 및 채널크기에 의하여 영향을 받는다. 그러므로 본 연구에서는 채널길이 및 채널두께의 변화가 전류흐름에 미치는 영향을 채널도핑농도, 도핑분포함수 등에 따라 분석할 것이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.737-739
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• 2010

본 연구에서는 MicroTec4.0을 이용하여 더블게이트 MOSFET의 문턱전압이하특성을 채널두께의 변화에 따라 분석하였다. 소자의 고집적을 위한 특성분석 기술은 빠른 변화를 보이고 있다. 이에 따라 고집적 소자의 특성을 시뮬레이션을 통하여 이해하고 이에 맞게 제작하는 기술은 매우 중요한 과제 중의 하나가 되었다. 더블게이트 MOSFET에서 산화막 두께와 채널 두께는 문턱전압의 크기를 결정하며 Ss(Subthreshold swing)에 커다란 영향을 미친다. 본 연구에서는 채널의 두께를 1nm에서 3nm까지 변화시켜 채널 두께에 따른 문턱전압과 Ss(Subthreshold swing)를 조사하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1998년도 추계학술대회 논문집
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• pp.13-16
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• 1998

An anomalous current characteristics which show the superposition of a low current level and high current level at the subthreshold region when SONOSFETs are in memory states were investigated. We have assumed this phenomena were resulted from the effect of parasitic transistors by LOCOS isolation and were modeled to a parallel equivalent circuit of one memory transistor and two parasitic transistors. Theoretical curves are well fitted in measured log I$_{D}$-V$_{G}$ curves independent of channel width of memory devices. The difference between low current level and high current level is apparently decreased with decrease of channel width of devices because parasitic devices dominantly contribute to the current conduction with decrease of channel width of memory devices. As a result, we concluded that the LOCOS isolation has to selectively adopt in the design of process for charge-trap type NVSM.VSM.