• 대한전자공학회논문지SD
• /
• 제42권12호
• /
• pp.35-44
• /
• 2005

SoC 설계 기술의 발달로 하나의 칩 내에 집적되는 시스템이 다양한 기능을 수행함에 따라 높은 버스 대역폭이 요구되고 있으며, 시스템 버스의 성능이 전체 시스템의 성능에 큰 영향을 미치고 있다. 본 논문은 다중 마스터를 갖는 SoC용 플랫폼의 효율적인 버스 자원 관리를 위해 다층 구조를 갖는 공유 버스의 레이턴시 모델을 제시하였다. 제안된 모델을 이용하여 시스템의 특성과 레이어 및 마스터 수의 증가에 따른 버스의 레이턴시를 분석하였다. 레이턴시 모델을 통해 유도된 버스 처리량과 MPEG, USB2.0과 같은 IP를 포함하는 SoC플랫폼이 필요로 하는 처리량과의 비교를 통해 IP 수에 적합한 버스 레이어를 정량화하여 특정 SoC플랫폼에 최적인 멀티레이어 구조를 도출하였다. 끝으로 제안된 모델의 레이턴시와 MaxSim을 이용한 버스의 레이턴시를 비교하였을 때, 싱글레이어와 멀티레이어에서 각각 $96\%$와 $85\%$ 이상의 정확도를 보였다.

• 정보과학회지
• /
• 제25권11호
• /
• pp.89-96
• /
• 2007

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2015년도 추계학술대회
• /
• pp.503-506
• /
• 2015

IoT(Internet of Things) 상용화에 따라 무선 통신이 가능한 하드웨어 구조 개발의 필요성이 증가하고 있다. 따라서 본 논문에서는 디바이스 간 연동이 가능한 Smart Frame System이 내장된 SoC(System on a Chip) 플랫폼 하드웨어 구조를 제안한다. 기존 디지털 액자에 무선통신 기능과 실시간 처리가 가능한 하드웨어 구조를 적용하였고, Bluetooth를 이용하여 제어할 수 있는 스마트폰 어플리케이션을 개발하였다. 제안하는 SoC 플랫폼의 하드웨어 구조는 CIS(CMOS Image Sensor) Controller 모듈, Memory Controller 모듈, 확대, 축소, 회전 등의 다양한 영상처리를 위한 ISP(Image Signal Processing) 모듈, 디바이스 간 통신을 위한 Bluetooth Interface, 영상 출력을 위한 VGA Controller 모듈, TFT-LCD Controller 모듈로 구성된다. IoT 서비스를 지원하는 Smart Frame System은 Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 구현 및 검증하였으며, 동작 주파수는 54MHz이다.

• Journal of Information Processing Systems
• /
• 제20권1호
• /
• pp.116-130
• /
• 2024

In the Internet-of-Things (IoT) or blockchain-based network systems, secure keys may be stored in individual devices; thus, individual devices should protect data by performing secure operations on the data transmitted and received over networks. Typically, secure functions, such as a physical unclonable function (PUF) and fully homomorphic encryption (FHE), are useful for generating safe keys and distributing data in a network. However, to provide these functions in embedded devices for IoT or blockchain systems, proper inspection is required for designing and implementing embedded system-on-chip (SoC) modules through overhead and performance analysis. In this paper, a virtual platform (SoC VP) was developed that includes a secure key generation module with a PUF and FHE. The SoC VP platform was implemented using SystemC, which enables the execution and verification of various aspects of the secure key generation module at the electronic system level and analyzes the system-level execution time, memory footprint, and performance, such as randomness and uniqueness. We experimentally verified the secure key generation module, and estimated the execution of the PUF key and FHE encryption based on the unit time of each module.

• 대한전자공학회논문지SD
• /
• 제46권1호
• /
• pp.76-84
• /
• 2009

본 논문에서는 교육적 활용과 어플리케이션 개발에 응용 가능한 SoC 플랫폼을 제안한다. 플랫폼 하드웨어는 OpenRISC 프로세서, 범용 입출력장치, 범용 직렬 인터페이스, 디버그 인터페이스, VGA/LCD 제어기 등의 주변장치와 온 칩 SRAM 및 WISHBONE 인터커넥터로 구성되며 전체 합성 가능하도록 설계 되었다. 모든 하드웨어 구조는 재구성 가능하여 매우 유연한 구조로 되어있다. 또한 개발된 SoC 플랫폼의 하드웨어/소프트웨어 디버깅과 플랫폼 상에서 구현될 소프트웨어 개발을 위해 컴파일러, 어셈블러, 디버거, 운영체제 등의 SW 개발환경이 구현 및 검증되었다. 설계된 IP와 SoC는 Verilog HDL로 기술된 테스트벤치를 이용한 모듈 수준 기능검증, 최상위 블록 수준 기능검증, ISS를 이용한 구조적, 명령어 수준 검증, FPGA 프로토타입을 이용한 시스템 수준 에뮬레이션 방법을 통해 검증되었다. 검증된 플랫폼을 이용한 멀티미디어 SoC를 Magnachip 0.18 um CMOS 라이브러리를 이용하여 ASIC으로 구현하여 91MHz의 클록 주파수에서 동작을 확인하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2008년도 추계종합학술대회 B
• /
• pp.281-284
• /
• 2008

본 논문에서는 멀티미디어 SoC 플랫폼의 ASIC 설계에 대해 기술한다. 구현된 플랫폼은 32비트 OpenRISC1200 마이크로프로세서, WISHBONE 온 칩 버스, VGA 제어기, 디버그 인터페이스, SRAM 인터페이스 및 UART로 구성된다. 32 비트 OpenRISC1200 프로세서는 명령어 버스와 데이터 버스가 분리된 하버드 구조와 5단 파이프라인 구조를 가지고 VGA 제어기는 메모리로부터 읽은 이미지 파일에 대한 데이터를 RGB 값으로 CRT 혹은 LCD에 출력한다. 디버그 인터페이스는 플랫폼에 대한 디버깅 기능을 지원하고 SRAM 인터페이스는 18비트 어드레스 버스와 32비트 데이터 버스를 지원한다. UART는 RS232 프로토콜을 지원하는 시리얼 통신 기능을 제공한다. 본 플랫폼은 Xilinx VIRTEX-4 XC4VLX80 FPGA에 설계 및 검증되었다. 테스트 코드는 크로스 컴파일러로 생성되었고 JTAG 유틸리티 소프트웨어와 gdb를 이용하여 패러럴 케이블을 통해 FPGA 보드로 다운로드 하였다. 이 플랫폼은 최종적으로 Chartered 0.18um 공정을 이용하여 단일 ASIC 칩으로 구현 되었으며 100MHz 클록에서 동작함을 확인하였다.

• 전자공학회논문지
• /
• 제50권6호
• /
• pp.99-104
• /
• 2013

최근 주목받는 스마트 폰, 스마트 TV 등 스마트 전자기기들은 전통기기의 기능과 컴퓨터를 결합하는 공통점을 갖고 있다. 단순히 프로세서가 내장되어 연산만 수행하는 것이 아니라 OS(Operating System)가 포함되고 사용자가 개인 용도에 따라 새로운 기능을 추가할 수 있고 유무선 통신으로 인터넷 또는 PC와 연결하여 통신할 수 있는 개장된 멀티미디어 SoC 플랫폼이 필요하다. 본 논문에서는 Core-A 프로세서와 AMBA 버스 기반으로 영상, 음성 또는 각종 통신 형태를 지원하는 다기능 SoC 플랫폼을 설계하여 FPGA로 구현과 검증을 하였다. SoC 플랫폼의 전체 성능을 검증하기 위해 JPEG 디코딩 알고리즘과 ADPCM 인코딩 디코딩 알고리즘을 실행하고 실행 결과를 모니터 또는 스피커로 출력하여 검증했다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제5권2호
• /
• pp.89-101
• /
• 2005

Research on highly abstracted system modeling and simulation has received a great deal of attention as of the concept of platform based design is becoming ubiquitous. From a practical design point of view, such modeling and simulation must consider the following: (i) fast simulation speed and cycle accuracy, (ii) early availability for early stage software development, (iii) inter-operability with external tools for software development, and (iv) reusability of the models. Unfortunately, however, all of the previous works only partially addresses the requirements, due to the inherent conflicts among the requirements. The objective of this study is to develop a new system design methodology to effectively address the requirements mentioned above. We propose a new transaction-level system modeling methodology, called ViP (Virtual Platform). We propose a two-step approach in the ViP method. In phase 1, we create a ViP for early stage software development (before RTL freeze). The ViP created in this step provides high speed simulation, lower cycle accuracy with only minor modeling effort.(satisfying (ii)). In phase 2, we refine the ViP to increase the cycle accuracy for system performance analysis and software optimization (satisfying (i)). We also propose a systematic ViP modeling flow and unified interface scheme based on utilities developed for maximizing reusability and productivity (satisfying (ii) and (iv)) and finally, we demonstrate VChannel, a generic scheme to provide a connection between the ViP and the host-resident application software (satisfying (iii)). ViP had been applied to several System-on-a-chip (SoC) designs including mobile applications, enabling engineers to improve performance while reducing the software development time by 30% compared to traditional methods.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
• /
• pp.417-419
• /
• 2004

Because of the demands for high performance and high integrated system, the needs for optimal platform becomes more importance. Optimal platform can handle more data effectively with same resources. AMBA(Advanced Microprocessor Bus Architecture)$^{TM}$ defines on-chip communication standard for designing high performance embedded micro-controllers. It is consisted of AHB, ASB and APB. It can support fast implementation and reliability in system that is composed with reusable IPs. DMAC is one of master in system and generate master signals of AHB to communicate data from one slave(peripheral or memory) to another slave. It can reduce burden of CPU and increase system performance. We designed DMAC based on AMBA and it supports 13 Channels. Each channel can be controlled by software program. It decides channel's priority using round-robin method. It can support P2P, P2M, M2P and P2P communication.

• IEIE Transactions on Smart Processing and Computing
• /
• 제3권6호
• /
• pp.353-357
• /
• 2014

This paper, presents an efficient hardware architecture of high performance SVC(Scalable Video Coding). This platform uses dedicated hardware architecture to improve its performance. The architecture was prototyped in Verilog HDL and synthesized using the Synopsys Design Compiler with a 65nm standard cell library. At a clock frequency of 266MHz, This platform contains 2,500,000 logic gates and 750,000 memory gates. The performance of the platform is indicated by 30 frames/s of the SVC encoder Full HD($1920{\times}1080$), HD($1280{\times}720$), and D1($720{\times}480$) at 266MHz.