• 대한전자공학회논문지SD
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• 제39권7호
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• pp.1-6
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• 2002

본 연구에서는 나노 스케일 SOI 소자의 최적 설계를 위하여 multi-gate 구조인 Double 게이트, Triple 게이트, Quadruple 게이트 및 새로이 제안한 Pi 게이트 SOI 소자의 단채널 현상을 시뮬레이션을 통하여 분석하였다. 불순물 농도, 채널 폭, 실리콘 박막의 두께와 Pi 게이트를 위한 vertical gate extension 깊이 등을 변수로 하여 최적의 나노 스케일 SOI 소자는 Double gate나 소자에 비해 단채널 특성 및 subthreshold 특성이 우수하므로 채널 불순물 농도, 채널 폭 및 실리콘 박막 두께 결정에 있어서 선택의 폭이 넓음을 알 수 있었다.

• 한국정보통신학회논문지
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• 제17권4호
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• pp.917-921
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• 2013

본 연구에서는 이중게이트 MOSFET의 전도중심에 따른 항복전압의 변화를 분석하였다. DGMOSFET에 대한 단채널효과 중 낮은 항복전압은 소자동작에 저해가 되고 있다. 항복전압분석을 위하여 포아송방정식의 분석학적 전위분포를 이용하였으며 이때 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였다. 소자 파라미터인 채널길이, 채널두께, 게이트 산화막 두께 그리고 도핑농도 등에 대하여 전도중심의 변화에 대한 항복전압의 변화를 관찰하였다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 항복전압특성을 분석하였다. 분석결과 항복전압은 소자파라미터에 에 대한 전도중심의 변화에 크게 영향을 받는 것을 관찰할 수 있었다.

• 한국정보통신학회논문지
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• 제6권1호
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• pp.109-114
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• 2002

본 논문에서는 나노규모의 채널길이를 가지는 Si-기반 MOSFET의 문턱전압은 시뮬레이션하여 그 결과를 나타내었다. 180nm의 게이트 길이를 가지는 소자를 기본소자로 하여 정전압 스켈링과 평면 스켈링을 적용하여 소자를 축소하고 시뮬레이션 하였다. 이러한 MOSFET은 LDD(lightly doped drain)구조를 가지고 있으며, 이 구조는 드레인 영역에서의 전계의 크기와 단채널 효과를 줄여준다. 이 영역에서의 고전계현상은 축소에 기인한다. 이러한 소자들의 문턱전압을 조사하고 분석하였다. 이러한 분석은 IC의 응용한계 및 VLSI의 기본자료로 사용될 수 있을 것이다.

• 한국정보통신학회논문지
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• 제19권7호
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• pp.1617-1622
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• 2015

본 연구에서는 10 nm이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 채널도핑농도 변화에 대한 터널링 전류(tunneling current)의 변화에 대하여 분석하고자 한다. 채널길이가 10 nm이하로 감소하면 차단전류에서 터널링 전류의 비율이 문턱전압이하 영역에서 차지하는 비율이 증가하게 된다. 비록 비대칭 이중게이트 MOSFET가 단채널효과를 감소시키기 위하여 개발되었을지라도 10 nm 이하에서 터널링 전류에 의한 차단전류의 증가는 필연적이다. 본 연구에서는 채널도핑농도의 변화에 대하여 차단전류 중에 터널링 전류의 비율 변화를 계산함으로써 단채널에서 발생하는 터널링 전류의 영향을 관찰하고자 한다. 열방사 전류와 터널링 전류로 구성된 차단전류를 구하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 WKB(Wentzel- Kramers-Brillouin) 근사를 이용하여 터널링 전류를 구하였다. 결과적으로 10 nm이하의 채널길이를 갖는 비대칭 이중게이트 MOSFET에서는 채널도핑농도에 의하여 터널링 전류가 크게 변화하는 것을 알 수 있었다. 특히 채널길이, 채널두께, 상하단 게이트 산화막 및 전압 등의 파라미터에 따라 매우 큰 변화를 보이고 있었다.

• 한국정보통신학회논문지
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• 제17권5호
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• pp.1196-1202
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• 2013

본 연구에서는 이중게이트 MOSFET에 대한 항복전압의 변화를 채널도핑 및 소자파라미터에 따라 이차원 전위분포모델을 이용하여 분석한 것이다. 낮은 항복전압은 전력소자동작에 저해가 되고 있으며 소자의 크기가 감소하면서 발생하는 단채널 효과에 의하여 이중게이트 MOSFET의 경우도 심각하게 항복전압이 감소하고 있다. 항복전압분석을 위하여 포아송방정식의 이차원 해석학적 전위분포모델을 이용하여 채널도핑농도와 소자 파라미터인 채널길이, 채널두께, 게이트산화막 두께 등에 대하여 항복전압의 변화를 관찰하였다. 분석결과 항복전압은 채널도핑 농도의 크기뿐만이 아니라 소자크기 파라미터에 대해서 커다란 변화를 보이고 있었으며 특히 채널도핑함수인 가우시안 함수의 형태에 따라서도 큰 변화를 보이고 있다는 것을 관찰할 수 있었다.

• 대한전자공학회논문지SD
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• 제44권5호
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• pp.21-28
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• 2007

본 논문에서는 2차원 Poisson 방정식의 풀이에 의한 submicron 급 단 채널 n-InAlAs/InGaAs HEMT의 전류-전압 특성 도출에 관한 해석적 모델을 제안하였다. InAlAs 및 InGaAs층 내에서 2차원 Poisson 방정식의 해법으로 2차원적 전위 변화를 채널 전류의 연속조건과 consistent하게 도출하기 위해서 InGaAs 영역에 형성된 양자우물 형태의 채널을 통해 흐르는 전자에 대한 전계-의존 이동도를 고려하였다. 도출된 표현식은 동작 전압 전 구간의 영역과 장/단 채널 소자에 대하여 일괄적으로 적용될 수 있을 것으로 보이며, 본 논문에서 제안한 단 채널 n-InAlAs/InGaAs HEMT의 2차원 전계 효과에 대한 해석적 모델은 기존의 모델에서 submicron 대의 짧은 채널 길이일 때 정확도가 저하되거나 Early 효과에 대한 설명이 미흡한 것에 비해 드레인 전압의 증가에 따른 드레인 포화 전류의 증가 및 문턱전압의 감소 현상 등을 보다 물리적으로 적절히 설명할 수 있음을 보이고 있다.

• 대한전자공학회논문지SD
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• 제42권12호
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• pp.103-112
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• 2005

본 논문에서는 압전 및 자발 분극 효과를 내포한 단채널 n-AlGaN/GaN HEMT의 전류-전압 특성을 도출하고자 AlGaN 및 GaN층 내에서 분극을 고려한 2차원 Poisson 방정식의 해법을 제안하였다. AlGaN 및 GaN층에서의 2차원적 전위 변화를 채널전류의 연속조건과 컨시스턴트하게 도출하기 위해서 GaN영역에 형성된 양자 우물을 통해 흐르는 전자에 대한 전계-의존 이동도를 고려하였다. 도출된 표현식은 동작 전압 전 영역과 장/단채널 소자에 대하여 일괄적으로 적용될 수 있을 것으로 보이며, 계산 결과로부터 2차원 전위 분포 변화 효과를 고려하기 위한 파라미터 ${\alpha}$의 도입이 타당함을 보이고 있다. 이로써, 본 모델은 기존의 모델에 비해 드레인 전압의 증가에 따른 드레인 포화전류의 증가 및 문턱 전압의 감소 현상 등을 보다 적절히 설명할 수 있음을 보이고 있다.

• 한국정보통신학회논문지
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• 제18권6호
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• pp.1422-1428
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• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 하단 게이트전압에 대한 문턱전압이동 현상에 대하여 분석하였다. 비대칭 DGMOSFET는 4단자소자로서 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있으므로 하단게이트전압의 변화가 문턱전압에 영향을 미칠 것이다. 그러므로 단채널효과로 알려져 있는 문턱전압 이동현상이 하단게이트전압에 의하여 감소할 수 있는지를 관찰하고자 한다. 이를 위하여 문턱전압이하영역에서의 차단전류모델을 제시하였으며 차단전류가 채널폭 당 $10^{-7}A/{\mu}m$일 경우의 상단게이트 전압을 문턱전압으로 정의하여 채널길이 및 채널두께의 변화에 따라 하단게이트 전압의 변화에 대한 문턱전압의 이동현상을 관찰하였다. 결과적으로 하단게이트전압은 문턱전압이동현상에 커다란 영향을 미치는 것을 알 수 있었으며, 특히 단채널효과가 심각하게 발생하고 있는 채널길이 및 채널두께 영역에서는 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.

• 전자공학회논문지D
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• 제35D권6호
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• pp.37-45
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• 1998

본 논문에서는 본 연구진이 개발 중인 INPROS 3차원 반도체 공정 시뮬레이터 시스템에 이온주입된 불순물의 과도 확산(TED, transient enhanced diffusion) 기능을 첨가하여 수행한 계산 결과를 발표한다. 실리콘 내부에 이온주입된 불순물의 재분포를 시뮬레이션하기 위하여, 먼저 몬테카를로 방법으로 이온주입 공정을 수행하였고, 유한요소법을 이용하여 확산 공정을 수행하였다. 저온 열처리 공정에서의 붕소의 과도 확산을 확인하기 위하여, 에피 성장된 붕소 에피층에 비소와 인을 이온 주입시킨 후, 750℃의 저온에서 2시간 동안 열처리 공정을 수행하였다. 3차원 INPROS 시뮬레이터의 결과와 실험적으로 측정한 SIMS 데이터와 그 결과가 일치함을 확인하였다. INPROS의 점결함 의존성 과도 증속 확산 모델과 소자 시뮬레이터인 PISCES를 이용하여 역 단채널 길이 효과(RSCE, reverse short channel effect)를 시뮬레이션하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권4호
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• pp.278-286
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• 2011

In this paper, we present a compact model of gate-voltage-dependent quantum effects in short-channel surrounding-gate (SG) metal-oxide-semiconductor field-effect transistors (MOSFETs). We based the model on a two-dimensional (2-D) analytical solution of Poisson's equation using cylindrical coordinates. We used the model to investigate the electrostatic potential and current sensitivities of various gate lengths ($L_g$) and radii (R). Schr$\ddot{o}$dinger's equation was solved analytically for a one-dimensional (1-D) quantum well to include quantum effects in the model. The model takes into account quantum effects in the inversion region of the SG MOSFET using a triangular well. We show that the new model is in excellent agreement with the device simulation results in all regions of operation.