• 전기학회논문지
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• 제58권1호
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• pp.199-202
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• 2009

Scan design is currently the most widely used structured Design For Testability approach. In scan design, all storage elements are replaced with scan cells, which are then configured as one or more shift registers(also called scan chains) during the shift operation. As a result, all inputs to the combinational logic, including those driven by scan cells, can be controlled and all outputs from the combinational logic, including those driving scan cells, can be observed. The scan inserted design, called scan design, is operated in three modes: normal mode, shift mode, and capture mode. Circuit operations with associated clock cycles conducted in these three modes are referred to as normal operation, shift operation, and capture operation, respectively. In spite of these, scan design methodology has defects. They are power dissipation problem and test time during test application. We propose a new methodology about scan shift clock operation and present low power scan design and short test time.

• ETRI Journal
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• 제38권3호
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• pp.479-486
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• 2016

System-on-chip (SoC) designs have a number of flip-flops; the more flip-flops an SoC has, the longer the associated scan test application time will be. A scan shift operation accounts for a significant portion of a scan test application time. This paper presents physical-aware approaches for speeding up scan shift operations in SoCs. To improve the speed of a scan shift operation, we propose a layout-aware flip-flop insertion and scan shift operation-aware physical implementation procedure. The proposed combined method of insertion and procedure effectively improves the speed of a scan shift operation. Static timing analyses of state-of-the-art SoC designs show that the proposed approaches help increase the speeds of scan shift operations by up to 4.1 times that reached under a conventional method. The faster scan shift operation speeds help to shorten scan test application times, thus reducing test costs.

• 대한전기학회논문지:시스템및제어부문D
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• 제54권7호
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• pp.458-461
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• 2005

Power dissipated during test application is substantially higher than power dissipated during functional operation which can decrease the reliability and lead to yield loss. This paper presents a new technique for power minimization during test application in full scan sequential circuits. This paper shows freezing of combinational logic parts during scan shift operation in test mode. The freezing technique leads to power to minimization. Significant power reduction in the scan techniques is achieved on ISCAS 89 benchmarks.

• 핵의학기술
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• 제19권2호
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• pp.63-67
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• 2015

환자의 호흡에 의해 발생되는 인공물의 감소를 위한 다양한 방법들 중 호흡동조 시스템(이하 Q static scan)과 비교하여 CTAC Shift 보정방법, Additional scan(추가 검사방법)을 평가해보고자 한다. 본 연구는 2015년 2월에서 5월까지 본원을 내원한 환자들 중 영상에서 호흡에 의해 인공물이 발생한 환자 10명을 대상으로 진행하였으며 장비는 PET-CT Discovery 710 (GE Healthcare, MI, USA)과 호흡동조 시스템인 Varian사의 RPM system을 사용하였다. 환자는 24시간동안의 운동금지, 12시간동안 커피와 담배 금지, 8시간동안 금식을 한 후 충분한 수분을 섭취하고 도착시 혈관확보를 한 후 혈당 체크를 진행하며 $^{18}F$-FDG를 kg당 5.18 Mbq을 주사하였다. 그 후 1시간동안 안정을 취하고, 배뇨 후 검사를 진행하였다. CT조건은 관전압 120 kVp와 관전류 60 mAs, DFOV는 70 cm, Matrix size는 $192{\times}192$으로 모두 동일하게 진행하였다. 인공물이 발생한 영상을 기준으로 Additional scan, 호흡동조 시스템을 연동한 Q static scan, CTAC Shift 보정방법을 통해 영상화하였다. 각각의 영상에서 인공물의 감소를 비교하였으며, 육안적 평가와 SUVmax의 변화를 측정하였다. 인공물이 발생한 Whole body scan(WBS)을 통해 얻은 영상 대비 CTAC Shift 보정방법을 통해 얻은 영상의 경우 12~56%, Q static scan 영상은 17~54%, Additional scan 영상은 -27~46%의 변화율을 보였다. Blind Test에서는 CTAC Shift 보정영상이 4점으로 가장 높은 점수를 얻었고 Q static scan 영상이 3.5점, Additional scan 영상이 3.4점의 점수를 얻었다. Oneway ANOVA 검정을 통해 기준이 된 WBS scan 영상과 세 가지 Scan방법간에 유의한 차이를 보였으며(p<0.05) 세 가지 Scan방법간에는 유의한 차이를 보이지 않았다(p>0.05). 그러나 Blind test에서는 세 가지 Scan방법간의 유의한 차이를 보였다. Additional scan과 Q static scan은 CTAC Shift 보정 방법보다 시간이 소요되며 환자에게 CT 재촬영에 의한 과피폭이 우려되며 Q static scan은 호흡의 기복이 심하거나 통증으로 인해 호흡 주기가 불규칙한 환자의 경우 적용하기에 어려움이 있다. CTAC Shift 보정 방법의 경우 제한적으로 보정이 가능하며 그 범위 또한 제한적이다. 이를 보완하기 위해 각 병원의 시스템을 적절히 이용하고 각 방법의 장점의 여러 요소들을 발전시킨다면 진단적 가치를 높이기 위한 방법의 하나로써 유용할 것으로 사료된다.

• KIEE International Transactions on Electrophysics and Applications
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• 제3C권6호
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• pp.246-251
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• 2003

We report the theory of thin-sample Z -scan for materials, viz. diffusion-dominated photorefractives, having a nonlinearly induced phase that may be proportional to the spatial derivative of the intensity profile. The on-axis far-field intensity is approximately an even function of the scan distance on different positive and negative values for phase shift $\Delta$$\Phi$$_{o}$. In case of positive phase shift, the Z -scan graph shows a minimum and two maxima, while for the negative value, only one minimum is observed. The fact is that far-field beam profiles display beam distortion and shift of the peak as compared with Kerr-type or photovoltaic nonlinearities.s.

• Journal of Electrical Engineering and Technology
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• 제4권4호
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• pp.559-565
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• 2009

Power dissipation during scan testing is becoming an important concern as design sizes and gate densities increase. The high switching activity of combinational circuits is an unnecessary operation in scan shift mode. In this paper, we present a novel architecture to reduce test power dissipation in combinational logic by blocking signal transitions at the logic inputs during scan shifting. We propose a unique architecture that uses dmuxed scan flip-flop (DSF) and transmission gate as an alternative to muxed scan flip-flop. The proposed method does not have problems with auto test pattern generation (ATPG) techniques such as test application time and computational complexity. Moreover, our elegant method improves performance degradation and large overhead in terms of area with blocking logic techniques. Experimental results on ITC99 benchmarks show that the proposed architecture can achieve an average improvement of 30.31% in switching activity compared to conventional scan methods. Additionally, the results of simulation with DSF indicate that the powerdelay product (PDP) and area overhead are improved by 28.9% and 15.6%, respectively, compared to existing blocking logic method.

• 핵의학기술
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• 제17권1호
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• pp.71-75
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• 2013

현재 PET/CT 검사에서 저선량 CT를 이용한 감쇠 보정을 사용하고 있다. 하지만 환자 호흡으로 인한 횡격막 부근의 저선량 CT 영상과 Emission 영상의 불일치로 감쇠 보정영상에서 Artifact가 발생하는 경우가 있다. 본 연구는 보정방법 중 CTAC Shift를 이용하여 환자의 호흡에 의한 Artifact의 감소를 연구했다. 2012년 3월부터 9월까지 PET/CT Discovery 600 (GE Healthcare, MI, USA) 장비를 이용하여 호흡에 의한 Artifact가 발생한 환자 30명을 대상으로 했다. Artifact가 발생한 환자는 횡격막 부분을 추가검사하였고, 전신 검사 시 Artifact가 발생한 영상을 CTAC Shift를 이용하여 보정했다. Artifact 발생 영상, 추가 검사영상, CTAC Shift 보정 영상의 육안적 평가는 핵의학 전문의 1명과 5년 이상 근무한 방사선사 4명에 의해 1-5점으로 나누어 평가했다. 또한 각 영상의 표준섭취화 계수를 ANOVA를 이용하여 비교했다. Artifact 발생 영상에 비해 추가 검사 영상과 CTAC Shift 보정 영상은 육안적 평가에서 상대적으로 높은 점수를 받았다. 추가 검사 영상과 CTAC Shift 보정 영상은 표준섭취화 계수의 ANOVA 결과, 높은 상관관계를 갖고 있으며, 유의한 차이를 보이지 않았다. PET/CT 검사 시 환자의 호흡에 의한 Artifact가 발생 할 경우 추가 검사로 인한 검사 시간이 증가하여 환자의 불편 뿐 아니라 피폭도 증가한다. 하지만 추가 검사 없이 CTAC Shift를 이용하여 보정된 영상을 획득한다면 불필요한 피폭 및 추가 검사도 감소하며, 정확한 진단에 도움을 줄 것으로 사료된다.

• 대한전자공학회논문지SD
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• 제40권10호
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• pp.45-51
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• 2003

본 논문에서는 2-패턴 테스트를 고려한 스캔 기반 BIST 구조를 제안한다. 제안하는 BIST는 STUMPS 구조론 기반으로 하고 있다. STUMPS 구조는 테스트 생성기로 선형 귀환 시프트 레지스터(LFSR)를 사용하고, 응답 압축기로는 다중 입력 시프트 레지스터(MISR), 그리고 다중 스캔 패스 구성에는 시프트 레지스터 래치(SRL)을 사용한다. 제안하는 BIST 구조에서는 degenerate MISR이 SRL 채널을 구성하도록 하여, STUMPS 기법에 비하여 원래 회로에 부가되는 BIST 회로의 크기를 줄이고 전체 시스템의 성능에 거의 영향을 주지 않도록 한다. 클럭 당 테스트와 스캔 당 테스트가 모두 지원되는 구조로 설계되며, 특히 스캔 당 테스트에서 스캔 데이터의 회로에 대한 영향을 억제하여 회로의 전력 소모를 크게 줄일 수 있다. ISCAS 89 벤치마크 회로에 대한 실험 결과로부터, SRL 채널 내 데이터의 해밍 거리를 고려하여 제안된 BIST가 경로 지연 고장의 검출에도 적용될 수 있음을 확인한다.

• 한국인터넷방송통신학회논문지
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• 제14권4호
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• pp.219-225
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• 2014

본 논문에서는 디지털 논리회로의 스캔(scan) 방식에 기초한 효율적인 테스터블(testable) 스캔 셀(cell)을 제안하며 타이밍과 관련된 지연고장(delay fault)을 검출하기 위한 Mux-based 스캔 셀 설계와 테스트방식을 제안한다. 이로 인해 설계와 검증 시 소요되는 테스트 시간과 비용을 단축하고, LOC(Launch-off-Capture)와 LOS(Launch-off-Shift)방식의 지연고장 테스트 방안도 제안한다. 제안된 테스트방식은 스캔 입력에서 거리가 먼 마지막 스캔 셀까지의 전역 제어신호(global control signal)가 늦게 도달하는 문제점을 클럭(clock) 신호를 이용하여 동기화시킴으로써 보다 빠르게 구동시켜 고속의 테스트가 가능하다. 또한, 테스트 벡터 입력 시 대상회로의 논리 값 인가를 차단하여 테스트 벡터 입력동안의 스캔 전력소모를 효과적으로 줄이도록 한다. 스캔 셀 설계의 논리 동작과 타이밍 시뮬레이션을 통해 제안된 방식의 동작을 증명 한다.

• Journal of Electrical Engineering and Technology
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• 제3권1호
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• pp.130-134
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• 2008

The increasing size of very large scale integration (VLSI) circuits, high transistor density, and popularity of low-power circuit and system design are making the minimization of power dissipation an important issue in VLSI design. Test Power dissipation is exceedingly high in scan based environments wherein scan chain transitions during the shift of test data further reflect into significant levels of circuit switching unnecessarily. Scan chain or cell modification lead to reduced dissipations of power. The ETC algorithm of previous work has weak points. Taking all of this into account, we therefore propose a new algorithm. Its name is RE_ETC. The proposed modifications in the scan chain consist of Exclusive-OR gate insertion and scan cell reordering, leading to significant power reductions with absolutely no area or performance penalty whatsoever. Experimental results confirm the considerable reductions in scan chain transitions. We show that modified scan cell has the improvement of test efficiency and power dissipations.