• 한국통신학회논문지
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• 제36권12B호
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• pp.1548-1555
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• 2011

UDSM(Ultra Deep SubMicron)기술을 이용한 시스템 온-칩 설계 시 가창 중요한 설계 요소는 버스 상에서의 전력소모와 지연시간을 최소화 하는 것이다. 인접한 선에서 발생되는 crosstalk는 전파 지연을 발생시키는데 지대한 영향을 미치며, 이를 제거하거나 최소화 시키는 일은 SoC(System on a Chip) 설계에서 시스템의 신뢰성 및 성능 향상과 직결된다. 기존의 방법들은 주로 crosstalk 지연이나 버스 스위칭 횟수 중 하나 만을 최소화하는 방법이 제안되었다. 본 논문에서는 인코딩 적용 4 비트 클러스터 상의 버스 스위칭 횟수에 따라 crosstalk과 스위칭 횟수를 동시에 최소화 할 수 있도록 "invert" 기능과 "logic-convert" 기능을 적응적으로 선택하는 새로운 인코딩 기법을 제안한다. 실험결과 제안한 버스 인코딩 기법은 완벽하게 crosstalk 지연를 제거한 반면, 기존의 다른 방법들에 비해 25% 이상 전력을 절약하였음을 보여준다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.365-369
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• 2002

In this paper, DC motor controller has been designed by using SoC. SoC is short for System on a chip. This is a methodology that both a processor and some applications are integrated in a chip. In order to design this system based on SoC, PIC 16C57 has been selected as a processor because it has not too many instruction sets and simple data path named a harvard structure. And motor control module has been programmed by using VHDL. The advantages of the design based on SoC are as follows: simple structure, high speed working, easily verifying and simulating the system.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.23-29
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• 2004

본 논문에서는 SRAM을 내장하는 시스템형 집적회로에서 싱글 포트 SRAM을 이용하여 듀얼 포트 SRAM으로 동작하는 구조를 제안한다. 외부 호스트는 내부 SRAM에 데이터를 자유로이 읽거나 쓸 수 있고, 내부 SRAM은 또 다른 외부의 회로부에 저장 데이터의 전달이 가능하면서 호스트와는 동기신호가 없는 구조 즉, 어싱크로너스 듀얼 포트 SRAM의 동작을 하는데, 싱글포트 SRAM을 이용하여 어싱크로너스 듀얼 포트로동작을 하도록 내부의 기능부를 설계하여 듀얼 포트 SRAM에 비해 적은 면적을 차지하는 구조를 제안하고 0.35um CMOS공정으로 칩을 제작하고 검증하였다. 결과로 20% 면적 감소와 20% 전력소비의 효과를 확인하였다.

• 제어로봇시스템학회논문지
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• 제6권10호
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• pp.903-910
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• 2000

In this paper, we describe a slave chip based on the Profibus-DP protocol and a system board to verify the developed slave chip. The Profibus-DP protocol is designed using VHDL and implemented on FPGA. The system board adopting the developed FPGA is designed FPGA is designed in which the firmware is implemented on Intel 8051 by using C language. Among the Profibus-DP protocols, low level layers from the physical layer to the data link layer is implemented in the form of hardware that we are able to greatly reduce the CPU load in processing protocols, and then higher layers could be processed by software. These technologies result in an IP to make terminal devices in the distributed control systems. Therefore, many digital logics as well as communication logics can be implemented onto SOC(System On a Chip) and it could be applied to various fieldbus-related areas.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2009년도 춘계학술발표대회
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• pp.7-10
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• 2009

본 연구에서는 차량 네트워크를 구성하는 CAN(Controller Area Network), MOST(Media Oriented System Transport)등의 버스 시스템을 중심으로 IVN(In-Vechicle Network)에 대한 선행연구와 지능형 통합 Gateway 개발 연구를 통해 통합적인 차량 상태정보 수집 및 교환을 위한 차량 Gateway를 제시하고, Soc(System on Chip)형태의 차량용 인터페이스(HMI, Human Machine Interface)를 통한 지능형 통합 GateWay 통신 기술을 OSGi의 번들 형태로 제작하여 알아본다.

• 전기학회논문지
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• 제60권1호
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• pp.156-160
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• 2011

This paper describes the design and implementation of a System-on-a-Chip (SoC) for pattern recognition to use in embedded applications. The target Soc consists of LEON2 core, AMBA/APB bus-systems and custom-designed accelerators for Gaussian Pyramid construction, lighting compensation and histogram equalization. A new FPGA-based prototyping platform is implemented and used for design and verification of the target SoC. To ensure that the implemented SoC satisfies the required performances, a pattern recognition application is performed.

• 한국통신학회논문지
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• 제26권12C호
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• pp.273-279
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• 2001

본 논문은 ISDN(Integrated Services Digital Network)망에서 저가형 멀티미디어 통신 단말에 사용될 ISDN 시스템 통합 칩의 설계 및 구현에 관한 것이다. ISDN 시스템 통합 칩은 32비트 RISC 프로세서를 가진 단말용 ISDN시스템 제어 칩으로서, ISDN S 인터페이스 송수신기를 포함하는 ISDN 통신망 접속기능, G.711 음성 코덱 기능 그리고, 데이터통신을 위한 PC 인터페이스 기능을 포함하는 ISDN 통신 단말에 필요한 모든 하드웨어 기능과 Q.931 호 제어 프로토콜을 포함하는 ISDN 프로토콜 및 인터넷 프로토콜 등을 내장하고 있다. 따라서 외부 부착 소자들을 최소화하여, ISDN 기본 속도 인터페이스(BRI : Basic Rate Interface)에 접속되는 ISDN 단말장치 또는 ISDN 터미널 정합장치의 구성 시 최적의 솔루션을 제공한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.909-912
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• 2005

According to miniaturization trend of rehabilitation medical equipment such as hearing aid, study to replace previous complex system with semiconductor SOC (System-on-Chip) chip becomes lively. In this study, after investigating of existent hearing aid performance in circuit design approach, low electric power consuming, single power supply (1.4V battery) CMOSS OP AMP was designed. Analog circuit design tools such as Hspice and Cadence were used for circuit simulation and implementing layout design. This study shows technical methods particularly for layout design. The work is done in pmos and nmos active element layout design in addition to passive element design such as resister, capacitor and inductor.

• 한국정보과학회논문지:시스템및이론
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• 제32권9호
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• pp.465-474
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• 2005

고집적 SoC 설계시에 버스방식의 온칩 통신은 대역폭이 제한되는 문제점이 있고 NoC (Network-on-Chip) 방식에서는 구현의 복잡도가 증가하는 문제점이 있다. 본 논문에서는 이러한 문제점을 극복하는 새로운 온칩 통신 규격인 SNP(Soc Network Protocol)를 소개한다. SNP는 기존 버스의 신호선들을 세 가지 그룹인 제어(control), 주소(address), 데이타(data)로 나눈 뒤 하나의 채널을 통해 전송함으로써 신호선의 수를 줄인다. SNP 채널은 대칭구조로 사용되기 때문에 마스터-슬레이브 통신 방식뿐만 아니라 마스터-마스터 통신도 효율적으로 지원한다. 하나의 전송에 필요한 신호 그룹의 진행 규칙을 SNP 규격으로 정의하고, 동일한 정보가 반복적으로 전달되는 것을 방지하는 페이즈 복원 기능을 제안하여 통신대역을 효율적으로 사용할 수 있도록 한다. 산업계 표준 규격인 AMBA AHB와 비교한 결과 멀티미디어 타입의 데이타 전송시에 $54\%$의 신호선수만으로도 대등한 대역폭을 지원할 수 있음을 보인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.349-352
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• 2002

In this Paper, we introduced 32 bit SOC implementation for multi-application Smart Card and described the methodology for reducing power consumption. It consists of ARMTTDMI micro-processor, 192 KBytes EEPROM, 16 KB SRAM, crypto processors and card reader interface based on AMBA bus system. We used Synopsys Power Compiler to estimate and optimize power consumption. Experimental results show that we can reduce Power consumption up to 62 % without increasing the chip area.