• IEIE Transactions on Smart Processing and Computing
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• 제5권5호
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• pp.349-357
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• 2016

The era of the Internet of Things (IoT) is upon us. In this era, minimizing power consumption becomes a primary concern for system-on-chip designers. While traditional power minimization and dynamic power management (DPM) techniques have been heavily explored to improve the power efficiency of devices inside very large-scale integration (VLSI) platforms, there is one critical factor that is often overlooked, which is the power conversion efficiency of a power delivery network (PDN). This paper is a tutorial that focuses on the power conversion efficiency of the PDN, and introduces novel methods to improve it. Circuit-, architecture-, and system-level approaches are presented to optimize PDN designs, while case studies for three different VSLI platforms validate the efficacy of the introduced approaches.

• 마이크로전자및패키징학회지
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• 제20권4호
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• pp.69-74
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• 2013

In this paper, the impact of integrating large number of I/O (Input-Output) and Core power Delivery Network (PDN) on a 6 layers Flip-Chip Ball Grid Array (FCBGA) package is investigated. The impact of core induced supply noise on high-speed I/O interfaces, and high-speed I/O interface's supply noise coupling to adjacent high-speed I/O interfaces' jitter impact are studied. Concurrent stress validation software is used to induce SSO noise on each individual I/O interfaces; and at the same time; periodic noise is introduced from Core PDN into the I/O PDN domain. In order to have the maximum coupling impact, a prototype package is designed to merge the I/O and Core PDN as one while impact on jitter on each I/O interfaces are investigated. In order to understand the impact of the Core to I/O and I/O to I/O noise, the on-die noise measurements were measured and results were compared with the original PDN where each I/O and Core PDN are standalone and isolated are used as a benchmark.

• 한국전자파학회논문지
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• 제24권6호
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• pp.633-643
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• 2013

IC 내부의 전원분배망(PDN: Power Delivery Network) 회로를 분석하기 위해서는 IC의 디자인 정보가 담긴 파일이 필요하지만, 상용 IC(Commercial IC)의 경우 보안상의 이유로 디자인 정보를 제공하지 않고 있다. 하지만 온-칩 전원분배망(On-chip PDN) 특성이 포함된 경우에는 PCB와 패키지의 특성만으로는 정확한 해석이 어려우므로 본 연구에서는 IC 내부의 정보가 제공하지 않는 전원분배망(PDN) 회로의 추출에 관하여 연구를 하였다. IC 내부의 전원분배망(PDN)의 주파수에 대한 특성을 추출하기 위하여, IEC62014-3에서 제안하고 있는 추출용 보드를 제작하였고, 추출용 보드를 구성하고 있는 SMA 커넥터, 패드, 전송 선로, 그리고 QFN 패키지의 주파수에 대한 특성들을 분석하였다. 추출된 결과들은 디임베딩(de-embedding) 기술에 적용하여 IC 내부의 전원분배망(PDN) 회로를 S-parameter 기반으로 모델을 추출하였고, 평가용 보드의 전원분배망 결합회로(PDN Co-simulation)모델에 적용하여 측정과 비교한 결과, ~4 GHz까지 잘 일치하였다.

• 한국위성정보통신학회논문지
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• 제9권4호
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• pp.42-46
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• 2014

본 논문에서는 1.55GHz에서 1.81GHz 대역을 사용하는 GNSS(Global-Navigation Satellite Service)시스템에, 단말기의 전원안정화를 위해서 PCB(Printed Circuit Board) 내층에 삽입될 코일 구조의 EBG(Electromagnetic Band Gap) 구조체를 제안 및 제작한다. 제작한 EBG 구조체의 테스트 결과, 사용 주파수 대역에서 삽입손실(S21)이 약 -50dB 이하로 측정되었다. 본 연구결과는 향후, PCB 회로 설계의 PDN(Power Delivery Network)구조의 안정화 향상 및 EMI(Electro Magnetic Interference) 대책에 효과적일 것으로 기대된다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1555_1556
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• 2009

전자기기에서 외부 Console로 사용되는 Touch Pad의 입력오류를 줄이기 위해서는 안정된 전원의 공급이 필요하다, 전원에서 발생하는 노이즈는 PDN(Power Delivery Network)의 임피던스에 의해서 발생하며, 이들 노이즈를 줄이기 위해서는 decoupling capacitor의 적절한 수량과 위치를 선정하여, PDN의 임피던스를 최소화해야 한다. 본 논문에서는 임피던스의 최소화를 위해서 Full-wave 시뮬레이션을 이용해서 임피던스 특성을 분석하고, VNA(Vector Network Analyzer)를 이용하여 주파수에 대한 PDN 임피던스를 측정하고, Touch Pad 구동용 지그를 이용해서 Time Domain에서의 임피던스 저감에 따른 노이즈 특성을 분석 비교하였다.

• 한국전자통신학회논문지
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• 제10권1호
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• pp.27-32
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• 2015

본 논문에서는 GNSS(Global-Navigation Satellite Service)에서 사용되는 단말기의 PCB(Printed Circuit Board) 전원안정화를 위해서 PCB 내층에 삽입될 EBG(Electromagnetic Band Gap) 구조체를 제안한다. 버섯모양의 제안된 EBG 구조체를 통한 PCB에서의 관심 금지대역폭/저지대역폭 주파수는 GNSS와 이동통신 관련 주파수를 포함하는 1.55GHz에서 1.81GHz이었으며, 시뮬레이션 결과, 이 구간에서 삽입손실(S21)이 약 -40dB 이하로 형성됨을 볼 수 있었다. 본 연구결과는 향후, PCB 회로 설계의 PDN(Power Delivery Network)구조의 안정화 향상 및 EMI(Electro Magnetic Interference) 대책에 효과적 대응이 유용할 것으로 기대된다.

• 한국전자파학회지:전자파기술
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• 제24권2호
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• pp.3-14
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• 2013

In this paper, key design issues and considerations for Signal Integrity(SI) and Power Integrity(PI) of a TSV-based 3D IC are introduced. For the signal integrity and power integrity of a TSV-based 3-D IC channel, analytical modeling and analysis results of a TSV-based 3-D channel and power delivery network (PDN) are presented. In addition, various design techniques and solutions which are to improve the electrical performance of a 3-D IC are investigated.

• 한국전자통신학회논문지
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• 제9권7호
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• pp.753-759
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• 2014

본 논문에서는 전원무결성(Power Source Integrity) 해석을 기반으로 PCB(Printed Circuit Board)내부 전원 선로의 RLC 공진(Resonance)현상을 해석하고 PCB내부 공진현상 감쇄를 위한 설계기법을 제시한다. 제시하는 기법은 PCB의 구조적 특성으로 형성되는 공진주파수를 예측하며, 공진현상 감쇄를 위한 디커플링 캐패시터의 적용위치 및 용량을 결정할 수 있다. 본 논문에서는 산업용 제어기 내부의 메인보드 회로 시뮬레이션 모델을 통해서 PCB 공진현상 감쇄 설계기법에 대한 타당성을 검증하였다. 본 연구결과는 향후, PCB 회로 설계에서 PDN(Power Delivery Network)구조의 안정도 향상에 기여할 것으로 기대된다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1601_1602
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• 2009

본 논문은 SSN(Simultaneous Switching Noise) 이 유전체를 통해 다른 시스템에 유기되는 것을 막기 위한 방법인 EBG(Electromagnetic Band-Gap)에 관한 연구이다. 이에 대한 EBG 구조를 설계하기 위해 PDN(Power Delivery Network)에 주기적인 패턴을 삽입한다. 패키지에 EBG 구조를 적용하기 위해 인쇄 회로기판 범위에서 연구되었던 구조를 변형 및 개조하여 EBG 구조가 내포하고 있는 필터의 차단 주파수의 범위를 넓히며 차단 시작 주파수를 1GHz 아래로 낮추는 소형화 방법을 모색한다. 이 연구에서 실시할 EBG 구조에 대한 간단한 고찰과 인쇄 회로 기판에 적합한 AI-EBG(Alternating impedance Electromagnetic Band-Gap) 구조를 이용한 EBG 의 소형화에 대해 언급하고, 소형화를 위한 3-D EBG 의 설계구조에 대해 설명한다. 그리고 저주파에서 차단특성을 높이기 위한 방법으로 3-D EBG를 사용하고 AI-EBG와 비교하여 차단특성의 변화를 Full-wave 시뮬레이션과 측정으로서 비교한다.