• Journal of electromagnetic engineering and science
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• 제17권3호
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• pp.138-146
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• 2017

A phase-locked dielectric resonator oscillator (PLDRO) is an essential component of millimeter-wave communication, in which phase noise is critical for satisfactory performance. The general structure of a PLDRO typically includes a dual loop of digital phase-locked loop (PLL) and analog PLL. A dual-loop PLDRO structure is generally used. The digital PLL generates an internal voltage controlled crystal oscillator (VCXO) frequency locked to an external reference frequency, and the analog PLL loop generates a DRO frequency locked to an internal VCXO frequency. A dual loop is used to ease the phase-locked frequency by using an internal VCXO. However, some of the output frequencies in each PLL structure worsen the phase noise because of the N divider ratio increase in the digital phase-locked loop integrated circuit. This study examines the design aspects of an interconnected PLL structure. In the proposed structure, the voltage tuning; which uses a varactor diode for the phase tracking of VCXO to match with the external reference) port of the VCXO in the digital PLL is controlled by one output port of the frequency divider in the analog PLL. We compare the proposed scheme with a typical PLDRO in terms of phase noise to show that the proposed structure has no performance degradation.

• 한국위성정보통신학회논문지
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• 제5권1호
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• pp.17-21
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• 2010

본 연구에서는 초 광대역에서 적용 가능한 저위상 잡음 PLL의 구조개선, 회로 보완, 설계 및 구현 방법 개선 등을 통해 초 광대역에서 저위상 잡음 특성을 갖는 PLL을 분석하고 성능 요구 규격을 만족하는 PLL 구현에 대해 소개하였다. 먼저 에질런트사의 ADS(Advanced Designed System)를 이용한 시뮬레이션을 통해 초 광대역 시스템용 PLL의 파워 특성, 위상잡음, 하모닉 특성 등을 분석하였고 분석 결과를 요구 규격과 비교하였다. 이를 토대로 저위상 잡음을 갖는 PLL을 구현하였다. 성능 측정결과를 통해 제시한 요구 규격을 만족 시키는 PLL의 구현을 확인하였다. 본 PLL은 초 광대역을 사용하는 서비스의 트랜시버에 유용하게 쓰일 것이다.

• 한국정보통신학회논문지
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• 제11권8호
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• pp.1558-1563
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• 2007

논문은 fractional-N 방식의 주파수 합성기(PLL)를 낮은 차수의 ${\Delta}{\Sigma}$변조기로 더욱 높은 성능의 PLL로 설계하기 위하여 대역폭 가변 방식의 PLL과 ${\Delta}{\Sigma}$방식의 fractional-N PLL의 구조를 합성한 새로운 방식의 PLL을 제안한다. Matla으로 대역폭 가변을 이용한 ${\Delta}{\Sigma}$방식의 fractional-N PLL의 시뮬레이션을 수행하여 제안된 구조의 특성을 관찰하였다. 본 논문의 대역폭 가변 PLL은 HSPICE 0.35um CMOS 공정을 이용하여 시뮬레이션 하였고, 그 결과 제안된 PLL은 빠른 록이 가능하고 fractional spur를 20dB 정도 낮출 수 있었다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1997년도 한국자동제어학술회의논문집; 한국전력공사 서울연수원; 17-18 Oct. 1997
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• pp.640-643
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• 1997

This paper describes speed controller of a induction motor for electric vehicles using PLL and Fuzzy logic. The proposed system is combined precise speed control of PLL and robust, fast speed control of Fuzzy logic. The motor speed is adaptively incremented or decremented toward the PLL locking range by the Fuzzy logic using information of sampled speed errors and then is maintained accurately by PLL. The results of experiment show excellence of proposed system and that the proposed system is appropriates to control the speed of induction motor for electric vehicles.

• Journal of Power Electronics
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• 제14권3호
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• pp.608-620
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• 2014

In this paper, an adaptive neural phase-locked loop (AN-PLL) based on adaptive linear neuron is proposed for grid-connected doubly fed induction generator (DFIG) synchronization. The proposed AN-PLL architecture comprises three stages, namely, the frequency of polluted and distorted grid voltages is tracked online; the grid voltages are filtered, and the voltage vector amplitude is detected; the phase angle is estimated. First, the AN-PLL architecture is implemented and applied to a real three-phase power supply. Thereafter, the performances and robustness of the new AN-PLL under voltage sag and two-phase faults are compared with those of conventional PLL. Finally, an application of the suggested AN-PLL in the grid-connected DFIG-decoupled control strategy is conducted. Experimental results prove the good performances of the new AN-PLL in grid-connected DFIG synchronization.

• 전기학회논문지
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• 제58권5호
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• pp.936-943
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• 2009

Dynamic voltage restorer(DVR) is now more preferable enhancement than other power quality enhancement in industry to reduce the impact of voltage faults, especially voltage sags to sensitive loads. The main controllers for DVR consists of PLL(phase locked loop), compensation voltage calculator and voltage compensator. PLL detects the voltage faults and phase. Compensation voltage calculator calculates the reference voltage from the source voltage and phase. With calculated compensation voltage from PLL, voltage compensator restores the source voltage. If PLL detect ideal phase, compensation voltage calculator calculates ideal compensation voltage. Therefore, PLL for DVR is very important. This paper proposes the new method of PLL in DVR. First, the power circuit of DVR system is analyzed in order to compensate the voltage sags. Based on the analysis, new PLL for improving transient response of DVR is proposed. The proposed method uses band rejection filter(BRF) at q-axis in synchronous flame. In order to calculate compensation voltage in commercial instruments, the PQR theory is used. Proposed PLL method is demonstrated through simulation using Matlab-Simulink and experiment, and by checking load voltage, confirms operation of the DVR

• 전력전자학회논문지
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• 제24권3호
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• pp.169-180
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• 2019

Grid codes for grid-connected inverters are essential considerations for bulk grid systems. In particular, a low-voltage ride-through (LVRT) function, which can contribute to the grid system's stabilization with the occurrence of voltage sag, is required by such inverters. However, when the grid voltage is under zero-voltage condition due to a grid accident, a zero-voltage ride-through (ZVRT) function is required. Grid-connected inverters typically have phase-locked loop (PLL) control to synchronize the phase of the grid voltage with that of the inverter output. In this study, the LVRT regulations of Germany, the United States, and Japan are analyzed. Then, three major PLL methods of grid-connected single-phase inverters, namely, notch filter-PLL, dq-PLL using an active power filter, and second-order generalized integrator-PLL, are reviewed. The proposed PLL method, which controls inverter output under ZVRT condition, is suggested. The proposed PLL operates better than the three major PLL methods under ZVRT condition in the simulation and experimental tests.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.146-153
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• 2008

High speed serial link에 적합한 clock multiphase generator용 integrated phase-locked loop (PLL)을 설계하였다. 설계된 PLL은 programmable current mirror를 사용하여 동작 범위 안에서 동일한 loop bandwidth와 damping factor를 가진다. 또한 설계한 PLL 회로 netlists를 가지고 HSPICE 시뮬레이션을 통해 close-loop transfer function과 VCO의 phase noise transfer function을 구하였다. Board 위 칩의 자체 임피던스는 decoupling capacitor의 크기와 위치에 따라 계산된다. 세부적으로, close-loop transfer function에서 gain의 최대값과 VCO noise transfer function에서 gain의 최대값 사이의 주파수범위에서 decoupling capacitor의 크기와 위치에 따른 보드 위 칩의 자체 임피던스를 구하였다. 이를 바탕으로 보드에서의 decoupling capacitor의 크기와 위치가 PLL의 jitter에 어떠한 영향을 미치는지 분석하였다. 설계된 PLL은 1.8V의 동작 전압에서 400MHz에서 2GH의 wide operation range를 가지며 $0.18-{\mu}m$ EMOS공정으로 설계하였다. Reference clock은 100MHz이며 전체 PLL power consumption은 1.2GHz에서 17.28 mW이다.

• 치위생과학회지
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• 제2권1호
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• pp.25-29
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• 2002

본 연구에서는 분자량 78,000과 9,600의 poly-L-lysine(PLL)이 일차배양된 햄스터의 기관표면 상피세포로부터의 뮤신유리에 어떠한 영향을 미치는지를 검증하고자 하였다. 완전히 다 자란 배양세포에 $^3H$-glucosamine을 함유하는 완전 배양액을 첨가하고 24시간 배양함으로써 배양세포 중의 뮤신에 대사적 방사선 표지를 완결한 후 다양한 농도의 PLL을 30분간 처리하고, 유리되는 방사성 뮤신의 함량을 측정하였다. PLL에 의한 세포독성 발현여부를 검증하기 위하여 PLL 처리 후 배양세포로부터 유리되어 배양액 중에 존재하는 Lactate Dehydrogenase(LDH)의 활성을 측정하였다. 실험 결과, PLL은 분자량 78,000 및 9,600의 두 물질 공히 용량 의존적으로 뮤신유리를 억제하였다. 그러나 세포독성의 지표인 LDH 유리에 대한 영향은 PLL 9,600의 경우에는 유의성이 없었으나, PLL 78,000의 경우에는 현저한 유리 증가를 보였다. 이러한 결과는 PLL의 경우, 분자량이 10,000 이하의 범위에서 세포독성을 발현하지 않으면서도 뮤신유리를 특이적으로 억제할 가능성을 제시하고 있으며, 동시에 PLL이 기도점액 과다분비 현상을 연구함에 있어서 유용한 실험수단으로 이용될 가능성도 제시하고 있는 것이다.

• 대한전자공학회논문지TE
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• 제37권5호
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• pp.77-84
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• 2000

본 논문에서는 광범위한 이동통신채널환경에 적용할 수 있는 나카가미-m 페이딩 채널로 다중경로 페이딩 채널을 모델화하고, 수신신호와 수신기 내의 PLL(Phase Locked Loop)에서 발생된 참조신호와의 위상차를 위상에러로 가정하고 이러한 에러를 보정하기 위해 PLL을 이용한 새로운 RAKE수신기를 제안하였으며, 제안된 수신기로부터, RAKE수신기의 브랜치수 L, MIP(Multipath Intensity Profile)의 지수감소율 δ, PLL의 이득 γ/sub n/에 따른 DS/SS(Direct Sequence/spread Spectrum) 시스템의 성능을 분석하였다. 그 결과, 제안된 RAKE수신기의 L이 증가되고, 5가 감소할수록 시스템의 성능이 개선되었으며 또한 PLL이득이 30㏈가 되었을 때 위상이 일치하게 되어 완전동기된 시스템과 동일한 성능을 나타냈다. 따라서 제안된 RAKE수신기로 위상에러를 보정할 수 있고, 수신기 내의 PLL에서 요구되는 이득의 상한이 30㏈임을 입증하였다.