• 대한전자공학회논문지SD
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• 제45권3호
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• pp.69-76
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• 2008

본 논문에서는 가속도 센서 및 자이로 센서 등과 같이 고해상도 및 작은 면적과 적은 전력 소모를 동시에 요구하는 센서 인터페이스 응용을 위한 12비트 1kS/s 65uA 0.35um CMOS 알고리즈믹 A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 재순환 기법을 이용한 알고리즈믹 구조를 사용하여 샘플링 속도, 해상도, 전력 소모 및 면적을 최적화하였으며, 일반적인 열린 루프 샘플링 기법을 적용한 버전1과 오프셋 및 플리커 잡음을 제거하여 동적 성능을 향상시키기 위해 닫힌 루프 샘플링 기법을 적용한 버전2로 각각 제작되었다. 또한 SHA와 MDAC 회로에는 스위치 기반의 전력 최소화 기법과 바이어스 공유 기법이 적용된 2단 증폭기를 사용하여 면적과 전력 소모를 최소화시켰다. 한편, 저전력, 소면적 구현을 위한 개선된 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 시스템 응용에 파라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.35um 2P4M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.78LSB, 2.24LSB의 수준을 보이며, 동적 성능으로는 1kS/s의 동작 속도에서 버전1, 버전2 각각 최대 60dB, 63dB 수준의 SNDR과 70dB, 75dB 수준의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 버전1, 버전2 각각 $0.78mm^2,\;0.81mm^2$ 이며 전력 소모는 2.5V 전원 전압과 1kS/s의 동작 속도에서 각각 0.163mW, 0.176mw이다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.55-64
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• 2006

본 설계에서는 무선 랜 등 최첨단 무선 통신 및 고급영상 처리 시스템과 같이 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템 응용을 위해 기존의 보정기법을 사용하지 않는 14b 70MS/s 0.13um CMOS A/D 변환기(Analog-to-Digital Converts- ADC)를 제안한다. 제안하는 がU는 중요한 커패시터 열에 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법으로 소자 부정합에 의한 영향을 최소화하였고, 3단 파이프라인 구조로 고해상도와 높은 신호처리속도와 함께 전력 소모 및 면적을 최적화하였다. 입력 단 SHA 회로에는 Nyquist 입력에서도 14비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 (gate-bootstrapping) 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 14비트에 필요한 높은 DC전압 이득을 얻음과 동시에 충분한 위상 여유를 갖도록 하였으며, 최종 단 6b flash ADC에는 6비트 정확도 구현을 위해 2단 오픈-루프 오프셋 샘플링 기법을 적용하였으며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um CMOS 공정으로 요구되는 2.5V 전원 전압 인가를 위해 최소 채널길이는 0.35um를 사용하여 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 0.65LSB, 1.80LSB의 수준을 보이며, 70MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 66dB, 81dB를 보여준다. 시제품 ADC의 칩 면적은 $3.3mm^2$이며 전력 소모는 2.5V 전원 전압에서 235mW이다.

• 복식
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• 제44권
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• pp.181-199
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• 1999

The industry of modern clothing has deviated from the overflow of commercialism and the standardization and nowadays is going toward pursuing art, creativity, and high added value. This trend brings the return of the natural materials from the synthetic textiles and increases the value of old and handmade fabrics. Finally, the handmade-paper, which is a natural material, comes to be reconsidered as a new material for the clothing. Therefore, as the natural materials and the manufacture of handmade clothing are rising again, the qualitative improvement and globalization of clothing industry should be first realized through the developments of creative and various clothing materials and new expressing techniques. The above investigation and study have been synthesized and analyzed as follows: First, through the study on the origin of the paper clothing, its historical background and the process of its development, we've learned these two facts following : the paper clothing of the East in the past mostly had practiced meanings. On the other hand, in the West it had meanings which were raised the artist's emotions and beauty-consciousness to the artistic level by the various kinds of expressing methods. Second, handmade-paper was manufactured by the embedding method, which mixed mulberry pulp, gauze, corn, hair, sisal, silk and so on. It was found that handmade-paper had the affluent and proper texture as the clothing material and was be able to control the clarity through the variation of thickness. It was also confirmed that the creative and original texture with hand-worked molding beauty was obtained by the use of handmade-paper. Third, when the handmade-paper is used, the molding beauty of plane, relievo, and solid can be freely pursued, and various and effective molding conformation can be constructed by the effect of superposition and repetition. Also, because the maximum discretion from the various optional manufacturing methods is allowed, the molding beauty can be maximized when the clothes are manufactured with handmade-paper. Fourth, the gauze with strong drape was combined to overcome the stiffness and the tearing of the paper. As a result, the durability and the wearability of the paper were strengthened and thus the thus the applications as the clothing material were enlarged. In conclusion, in order to enhance the value, creativity, practicality, and artistic sense of the design for modern clothing, the clothes made of handmade-paper should be more studied. Moreover, for the generalization of paper clothes, the studies on the development of practical paper with paper with water resistance, post-treatment after dyeing, flexibility, and durability should be done. I really hope that this study will be the motive to provoke the possibility of handmade-paper as new clothing material in not only practical sense but also artistic sense.

• 대한토목학회논문집
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• 제9권3호
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• pp.97-106
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• 1989

본(本) 연구(硏究)는 유한요소법(有限要素法)(FEM)을 이용(利用)하여 2차원(次元) 지하수(地下水) 흐름모형(模型)을 확립(確立)한 것으로 지하수계(地下水界)에서의 오염물질이동(汚染物質移動)에 관한 종합적(綜合的)인 동적(動的)시스템 모형(模型)을 개발(開發)하는 연구(硏究)의 첫 단계(段階)이다. 이 흐름모형(模型)은 보다 많은 실재문제(實在問題)를 다를 수 있는 융통성(融通性)과 유연성(柔軟性)을 가지도록 하고 있다. 시간(時間)의 함수(函數)로 나타나는 Sources/Sinks, Dirichlet 형(形)의 경계조건(境界條件), Neumann 형(形) 혹은 Cauchy 형(形)의 유동(流動) 경계조건(境界條件), 누수성피압상(漏水性被壓床) (leaky confining beds) 등(等)의 조건(條件)을 가진 지하수(地下水)흐름을 모의발생(模擬發生 수 있으며, 또 복잡(複雜)한 경계조건(境界條件)을 잘 나타내기 위하여 삼각형요소(三角形要素)와 사각형요소(四角形要素)를 혼합(混合)하여 쓸 수 있는 지하수(地下水)흐름 FEM 모형(模型)을 확립(確立)한 것이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.431-432
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• 2012

In the era of 20 nm scaled semiconductor volume manufacturing, Microelectronics Manufacturing Engineering Education is presented in this paper. The purpose of microelectronic engineering education is to educate engineers to work in the semiconductor industry; it is therefore should be considered even before than technology development. Three Microelectronics Manufacturing Engineering related courses are introduced, and how undergraduate students acquired hands-on experience on Microelectronics fabrication and manufacturing. Conventionally employed wire bonding was recognized as not only an additional parasitic source in high-frequency mobile applications due to the increased inductance caused from the wiring loop, but also a huddle for minimizing IC packaging footprint. To alleviate the concerns, chip bumping technologies such as flip chip bumping and pillar bumping have been suggested as promising chip assembly methods to provide high-density interconnects and lower signal propagation delay [1,2]. Aluminum as metal interconnecting material over the decades in integrated circuits (ICs) manufacturing has been rapidly replaced with copper in majority IC products. A single copper metal layer with various test patterns of lines and vias and $400{\mu}m$ by $400{\mu}m$ interconnected pads are formed. Mask M1 allows metal interconnection patterns on 4" wafers with AZ1512 positive tone photoresist, and Cu/TiN/Ti layers are wet etched in two steps. We employed WPR, a thick patternable negative photoresist, manufactured by JSR Corp., which is specifically developed as dielectric material for multi- chip packaging (MCP) and package-on-package (PoP). Spin-coating at 1,000 rpm, i-line UV exposure, and 1 hour curing at $110^{\circ}C$ allows about $25{\mu}m$ thick passivation layer before performing wafer level soldering. Conventional Si3N4 passivation between Cu and WPR layer using plasma CVD can be an optional. To practice the board level flip chip assembly, individual students draw their own fan-outs of 40 rectangle pads using Eagle CAD, a free PCB artwork EDA. Individuals then transfer the test circuitry on a blank CCFL board followed by Cu etching and solder mask processes. Negative dry film resist (DFR), Accimage$^{(R)}$, manufactured by Kolon Industries, Inc., was used for solder resist for ball grid array (BGA). We demonstrated how Microelectronics Manufacturing Engineering education has been performed by presenting brief intermediate by-product from undergraduate and graduate students. Microelectronics Manufacturing Engineering, once again, is to educating engineers to actively work in the area of semiconductor manufacturing. Through one semester senior level hands-on laboratory course, participating students will have clearer understanding on microelectronics manufacturing and realized the importance of manufacturing yield in practice.

• 지질공학
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• 제22권2호
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• pp.233-241
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• 2012

이 연구의 목적은 현장의 지중열교환기에서 조건별 지중열전도도, 유속, 유량 및 파이프관내 압력을 측정하고, 이들 시험자료들을 분석하여 지열응용의 효율성을 평가하는데 있다. 규정에 따라 현장측정 장비를 설치한 후 3가지 다른 경우에서 각각 열전도도를 얻었다. 2차와 3차 경우의 결과를 바탕으로, 동일한 암반 지중하에서 다른 깊이(506 m, 151 m), 다른 파이프관경(65 mm, 30 mm)별 얻어진 열전도도는 각각 k=2.9, k=2.8로 크게 차이가 나지 않았다. 4차 경우는 2차 경우와 같은 조건의 심도 지중하에서도 이중관일 경우에는 열전도도가 k=2.5로 크게 차이 나지 않았다. 이러한 결과는 지열이용 시, 같은 지질일 경우 깊이가 중요한 변수가 될 수 있음을 보여 주고 있다. 또한 이 시험에서 얻은 물의 유속과 물의 유량 측정값 및 열전도도를 시뮬레이션 분석한 결과, 지열시스템의 운영 시 심도 506 m 지열공 한개가 심도 151 m 지열공 3개 운영보다 더 경제적임이 확인되었다. 비슷한 지중열전도도 환경에서 0.8 m/sec로 같은 유속일 경우 약 4배의 유량($9.3{\sim}9.8m^3/d$, $2.3{\sim}2.5m^3/d$)의 차이를 보였다. 특히 대도시 건물 밀집형 지대 또는 지가가 비싸서 간접비가 많이 발생하는 대도시 지역에서는 훨씬 더 경제적일 것으로 판단된다.

• Nuclear Engineering and Technology
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• 제47권6호
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• pp.678-699
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• 2015

Although the harsh space environment imposes many severe challenges to space pioneers, space exploration is a realistic and profitable goal for long-term humanity survival. One of the viable and promising options to overcome the harsh environment of space is nuclear propulsion. Particularly, the Nuclear Thermal Rocket (NTR) is a leading candidate for nearterm human missions to Mars and beyond due to its relatively high thrust and efficiency. Traditional NTR designs use typically high power reactors with fast or epithermal neutron spectrums to simplify core design and to maximize thrust. In parallel there are a series of new NTR designs with lower thrust and higher efficiency, designed to enhance mission versatility and safety through the use of redundant engines (when used in a clustered engine arrangement) for future commercialization. This paper proposes a new NTR design of the second design philosophy, Korea Advanced NUclear Thermal Engine Rocket (KANUTER), for future space applications. The KANUTER consists of an Extremely High Temperature Gas cooled Reactor (EHTGR) utilizing hydrogen propellant, a propulsion system, and an optional electricity generation system to provide propulsion as well as electricity generation. The innovatively small engine has the characteristics of high efficiency, being compact and lightweight, and bimodal capability. The notable characteristics result from the moderated EHTGR design, uniquely utilizing the integrated fuel element with an ultra heat-resistant carbide fuel, an efficient metal hydride moderator, protectively cooling channels and an individual pressure tube in an all-in-one package. The EHTGR can be bimodally operated in a propulsion mode of $100MW_{th}$ and an electricity generation mode of $100MW_{th}$, equipped with a dynamic energy conversion system. To investigate the design features of the new reactor and to estimate referential engine performance, a preliminary design study in terms of neutronics and thermohydraulics was carried out. The result indicates that the innovative design has great potential for high propellant efficiency and thrust-to-weight of engine ratio, compared with the existing NTR designs. However, the build-up of fission products in fuel has a significant impact on the bimodal operation of the moderated reactor such as xenon-induced dead time. This issue can be overcome by building in excess reactivity and control margin for the reactor design.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.37-47
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• 2006

본 논문에서는 Digital Video Broadcasting (DVB), Digital Audio Broadcasting (DAB) 및 Digital Multimedia Broadcasting (DMB) 등과 같이 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 무선 통신 시스템을 위한 10b 25MS/s $0.8mm^2$ 4.8mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 해상도 및 속도 사양을 만족시키면서 동시에 면적 및 전력 소모를 최소화하기 위해 2단 파이프라인 구조를 사용하였으며, 스위치 기반의 바이어스 전력 최소화 기법(switched-bias power reduction technique)을 적용하여 전체 전력 소모를 최소화하였다. 입력단 샘플-앤-홀드 증폭기는 낮은 문턱전압을 가진 트랜지스터로 구성된 CMOS 샘플링 스위치를 사용하여 10비트 이상의 해상도를 유지하면서, Nyquist rate의 4배 이상인 60MHz의 높은 입력 신호 대역폭을 얻었으며, 전력소모를 최소화하기 위해 1단 증폭기를 사용하였다. 또한, Multiplying D/A 변환기의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 사용하여 바이어스 전류를 제어함으로써 10비트의 해상도에서 응용 분야에 따라서 25MS/s 뿐만 아니라 10MS/s의 동작 속도에서 더 낮은 전력 사용이 가능하도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며 측정된 최대 DNL 및 INL은 각각 0.42LSB 및 0.91LSB 수준을 보인다. 또한, 25MS/s 및 10MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56dB, 65dB이고, 전력 소모는 1.2V 전원 전압에서 각각 4.8mW, 2.4mW이며 제작된 ADC의 칩 면적은 $0.8mm^2$이다.

• 전자공학회논문지
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• 제50권7호
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• pp.122-130
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• 2013

본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 $0.43mm^2$ 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.