• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2013년도 춘계학술대회 논문집
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• pp.97-97
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• 2013

We present a comprehensive study on the integration of h-BN with silicon MOSFET. Temperature dependent mobility modeling is used to discern the effects of top-gate dielectric on carrier transport and identify limiting factors of the system. The result indicates that coulomb scattering and surface roughness scattering are the dominant scattering mechanisms for silicon MOSFETs at relatively low temperature. Interposing a layer of h-BN between $SiO_2$ and Si effectively weakens coulomb scattering by separating carriers in the silicon inversion layer from the charged centers as 2-dimensional h-BN is relatively inert and is expected to be free of dangling bonds or surface charge traps owing to the strong, in-plane, ionic bonding of the planar hexagonal lattice structure, thus leading to a significant improvement in mobility relative to undecorated system. Furthermore, the atomically planar surface of h-BN also suppresses surface roughness scattering in this Si MOSFET system, resulting in a monotonously increasing mobility curve along with gate voltage, which is different from the traditional one with a extremum in a certain voltage. Alternatively, high-k dielectrics can lead to enhanced transport properties through dielectric screening. Modeling indicates that we can achieve even higher mobility by using h-BN decorated $HfO_2$ as gate dielectric in silicon MOSFETs instead of h-BN decorated $SiO_2$.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 추계학술대회 논문집
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• pp.73-74
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• 2007

We fabricated strained-SOI(sSOI) n-/p-MOSFETs and investigated the electron/hole mobility characteristics. The subthreshold characteristics of sSOI MOSFETs were similar to those of conventional SOI MOSFET. However, The electron mobility of sSOI nMOSFETs was larger than that of the conventional SOI nMOSFETs. These mobility enhancement effects are attributed to the subband modulation of silicon conduction band.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권2호
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• pp.115-120
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• 2008

Carrier velocity in the MOSFET channel is the main driving force for improved transistor performance with scaling. We report measurements of the drift velocity of electrons and holes in silicon inversion layers. A technique for extracting effective carrier velocity which is a more accurate extraction method based on the actual inversion charge measurement is used. This method gives more accurate result over the whole range of $V_{ds}$, because it does not assume a linear approximation to obtain the inversion charge and it does not limit the range of applicable $V_{ds}$. For a very short channel length device, the electron velocity overshoot is observed at room temperature in 37 nm MOSFETs while no hole velocity overshoot is observed down to 36 nm. The electron velocity of short channel device was found to be strongly dependent on the longitudinal field.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.275-278
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• 2002

MOSFET의 게이트 길이가 50nm이하로 작아지면 소자를 설계함에 있어 고려해야 하는 많은 문제점들이 존재하게 된다. 본 논문에서는 MOSFET 소자에 대한 문턱 전압 특성을 조사하였다. 소자에 대한 스케일링은 generalized scaling을 사용하였고 게이트 길이 100nm에서 30nm까지 시뮬레이션 하였다. 이때 나노 구조 MOSFET에 대한 스케일링의 한계를 볼 수 있었다. 문턱 전압을 구하는 방법으로는 선형 추출 방법을 사용하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.317-320
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• 2001

본 논문에서는 Si-기반 나노채널 nMOSFET의 문턱전압에 관하여 분석하였다. 본 논문에서 연구된 소자는 180nm의 n-채널 MOSFET을 기준으로 30 nm까지의 게이트 길이를 가진 소사를 정전압 스켈링 이론에 따라 스켈링하였다. 이들 소자들은 드레인 영역에서의 전계크기 감소와 단채널 효과를 줄이기 위해 LDD(lightly doped drain) 구조를 사용하였으며 이들 소자의 문턱전압을 조사ㆍ분석하였다. 이러한 해석은 IC응용의 한계에 대한 분석을 제공할 것이며 VLSI의 기본 데이터로 활용될 수 있을 것이다.

• 한국정보통신학회논문지
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• 제6권1호
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• pp.109-114
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• 2002

본 논문에서는 나노규모의 채널길이를 가지는 Si-기반 MOSFET의 문턱전압은 시뮬레이션하여 그 결과를 나타내었다. 180nm의 게이트 길이를 가지는 소자를 기본소자로 하여 정전압 스켈링과 평면 스켈링을 적용하여 소자를 축소하고 시뮬레이션 하였다. 이러한 MOSFET은 LDD(lightly doped drain)구조를 가지고 있으며, 이 구조는 드레인 영역에서의 전계의 크기와 단채널 효과를 줄여준다. 이 영역에서의 고전계현상은 축소에 기인한다. 이러한 소자들의 문턱전압을 조사하고 분석하였다. 이러한 분석은 IC의 응용한계 및 VLSI의 기본자료로 사용될 수 있을 것이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.579-580
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• 2006

Simple nonoverlapped source/drain-to-gate MOSFETs to suppress GIDL (gate-induced drain leakage) is simulated with SILVACO simulation tool. Changing spacer thickness for adjusting length of Drain to Gate nonoverlapped region, this simulation observes on/off characteristic of nonoverlapped source/drain-to-gate MOSFETs. Off current is dramatically decreased with S/D to gate nonoverlapped length increasing. The result shows that maximum on/off current ratio is achieved by adjusting nonoverlapped length.

• 대한전자공학회논문지SD
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• 제42권12호
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• pp.1-8
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• 2005

본 연구에서는 측정된 S-파라미터로부터 추출된 Nano-scale MOSFET 등가회로 파라미터의 scaling 방정식을 사용하여 차단주파수의 게이트 길이 종속성을 모델화하였다. 모델된 차단주파수는 게이트 길이가 줄어듬에 따라서 크게 증가하다가, 점점 증가율이 크게 감소하는 경향을 보였다. 이는 게이트 길이가 감소함에 따라 내부전달시간은 크게 줄어들지만, 외부 기생 충전시간은 상대적으로 조금씩 감소하기 때문이다. 이와 같은 새로운 게이트길이 종속 모델은 Nano-scale MOSFET의 RF성능을 최적화시키는 데 큰 도움이 될 것이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.611-614
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• 2005

In this paper, investigated is the relationship between the formation temperature and the thermal stability of Ni silicide formed with Ni-V (Nickel Vanadium) alloy target. The sheet resistance after the formation of Ni silicide with the Ni-V showed stable characteristic up to RTP temperature of $700\;^{\circ}C$ while degradation of sheet resistance started at that temperature in case of pure-Ni. Moreover, the Ni silicide with Ni-V indicated more thermally stable characteristic after the post-silicidation annealing. It is further found that the thermal robustness of Ni silicide with Ni-V was highly dependent on the formation temperature. With the increased silicidation temperature (around $700\;^{\circ}C$), the more thermally stable Ni silicide was formed than that of low temperature case using the Ni-V.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.15-16
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• 2006

The thermal stability of nickel silicide with compressively and tensilely stressed nitride capping layer has been investigated in this study. The Ni (10 nm) and Ni/Co/TiN (7/3/25 nm) structures were deposited on the p-type Si substrate. The stressed capping layer was deposited using plasma enhanced chemical vapor deposition (PECVD) after silicide formation by one-step rapid thermal process (RTP) at $500^{\circ}C$ for 30 sec. It was found that the thermal stability of nickel silicide depends on the stress induced by the nitride capping layer. In the case of Ni (10 nm) structure, the high compressive sample shows the best thermal stability, whereas in the case of Ni/Co/TiN (7/3/25 nm) structure, the high compressive sample shows the worst thermal stability.