• 전자공학회논문지A
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• 제28A권1호
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• pp.40-45
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• 1991

It is well known that the conventional differential source-coupled pair uses gates as its input terminals. This input pair provids a high open-loop gain, a large CMRR, and a good PSRR. For these reasons, the input pair has been used widely as an input stages of the differential amplifiers, but a narrow linear input range of this structurelimits its application in the area of some analog circuit design. A novel CMOS source-coupled backgate pair is proposed in this paper. The bulk of MOSFET is exploited and input devices are biased to operate in ohmic region. With this topology, the backgate pair of the wide linear input range and variable transconductance can be obtained. This backgate input differential stage is realized with the size of W/L=50/25 MOSFETs. The results show the nonlinear error is less than $\gamma$1% over 10V full-scale range for the bias current of 200$\mu$A with 10V single power-supply.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권4호
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• pp.318-325
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• 2008

A 1.2 V 7-bit 1 GS/s CMOS flash ADC with an interpolation factor of 4 is implemented by using a $0.13\;{\mu}m$ CMOS process. A digital calibration of DC reference voltage is proposed for the $1^{st}$ preamp array to compensate for the input offset voltage of differrential amplifiers without disturbing the high-speed signal path. A 3-stage cascaded voting process is used in the digital encoder block to eliminate the conescutive bubbles up to seven completely, if the $2^{nd}$ preamp output is assumed to have a single bubble at most. ENOB and the power consumption were measured to be 5.88 bits and 212 mW with a 195 MHz $400\;mV_{p-p}$ sine wave input.

• 한국전자파학회논문지
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• 제28권10호
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• pp.832-835
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• 2017

본 논문은 고속 무선 데이터 통신을 위한 V-band 차동 저잡음 증폭기를 65-nm CMOS 공정을 이용하여 설계한 결과를 제시한다. 설계한 저잡음 증폭기는 3단 공통소스 구조이며, MOS 커패시터를 이용한 커패시턴스 중화 기법을 적용하였고, 트랜스포머를 이용하여 각 단의 임피던스 정합을 구현하였다. 제작한 저잡음 증폭기는 63 GHz에서 최대 이득 23 dB을 보이며, 3 dB 대역폭은 6 GHz이다. 제작한 칩의 크기는 패드를 포함하여 $0.3mm^2$이며, 1.2 V 공급 전원에서 32 mW의 전력을 소비한다.

• 한국통신학회논문지
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• 제22권1호
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• pp.40-52
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• 1997

OFDM을 사용하는 지상 중계 시스템은 단일 반송파를 사용하는 중계 시스템보다 고출력 증폭기에서 발생하는 비선형 왜곡에 매우 민감한 것으로 알려져 있다. 본 논문에서는 이러한 OFDM 시스템의 고출력 증폭기에서 발생하는 비선형 왜곡의 영향을 보상할 수 있는 적응 사전 보상기를 제안한다. 제안된 사전 보상기는 메모리(RAM)에 의해 구현되는 보상 테이블과 "broadcasting" 기법을 사용하여 효율적으로 보상 테이블의 값을 갱신하는 적응 알고리듬으로 구성되어 있다. 제안된 훈련 신호를 사용하여 제안된 적응 사전 보상기의 수렴속도를 향상시킬 수 있음을 부이고, 고출력 증폭기의 비선형 왜곡 영향을 받는 OFDM 시스템의 성능을 향상시킬 수 있음을 컴퓨터 모의 실험을 통해서 확인한다. 통해서 확인한다.

• 한국광학회:학술대회논문집
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• 한국광학회 1995년도 광학 및 양자전자학 워크샵 논문집
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• pp.185-189
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• 1995

A high-power Nb:glass laser system(Simmyung I) has been contructed and tested. In this system, we used a Nb:YLF laser as a master oscillator, a 4-pass amplifier for pre-amplification, 5 stages of rod amplifiers, and spatial filtering and image reaying usits. The system has demonstrated in excess of 80J(2TW) with 40 psec(FWHM) pulse duration. Output energy, gain and spatial were measured at each amplification stage. With this laser system a preliminary X-ray generation experiment was performed. Pinhole images, X-ray diode signals and X-ray speriment were obtained for the irradiated target of copper. Detailed descriptions of the system performance and the X-tay generation experiment are presented.

• 한국전기전자재료학회논문지
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• 제21권5호
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• pp.402-410
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• 2008

Single-walled carbon nanotubes (SWCNTs) were currently produced together with some contaminants such as a metallic catalyst, amorphous carbon, and graphitic nanoparticles, which should be sometimes purified for their applications. This study aimed to develop efficient, scalable purification processes but less harmful to SWCNTs. We designed three-step purification processes: acidic treatment, surface functionalization and soxhlet extraction, and heat treatment. During the soxhlet extraction using tetrahydrofuran, specifically, carbon impurities could be easily expelled through a glass thimble filter without any significant loss of CNTs. Finally, SWCNTs were left as a bulky paper on the filter through membrane filtration. Vertically aligned SWCNTs on one side of bulky paper were well developed in a speparation from the filter paper, which were formed by being sucked through the filter pores during the pressurized filtration. The bucky paper showed a very high peak current density of field emission up to $200\;mA/cm^2$ and uniform field emission images on phosphor, which seems very promising to be applied to vacuum microelectronics such as microwave power amplifiers and x-ray sources.

• Journal of Semiconductor Engineering
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• 제2권1호
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• pp.109-118
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• 2021

This review paper describes the overall operating principle of a discrete-time delta-sigma modulator (DTDSM) and a continuous-time delta-sigma modulator (CTDSM) using a switched-capacitor (SC). In addition, research that has solved the problems related to each delta-sigma modulator (DSM) is introduced, and the latest developments are explained. This paper describes the chopper-stabilization technique that mitigates flicker noise, which is crucial for the DSM. In the case of DTDSM, this paper addresses the problems that arise when using SC circuits and explains the importance of the operational transconductance amplifier performance of the first integrator of the DSM. In the case of CTDSM, research that has reduced power consumption, and addresses the problems of clock jitter and excess loop delay is described. The recent developments of the analog front end, which have become important due to the increasing use of wireless sensors, is also described. In addition, this paper presents the advantages and disadvantages of the three-opamp instrumentation amplifier (IA), current feedback IA (CFIA), resistive feedback IA, and capacitively coupled IA (CCIA) methods for implementing instrumentation amplifiers in AFEs.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.

• 정보처리학회논문지A
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• 제12A권6호
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• pp.531-538
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• 2005

고성능 VLSI 아날로그 정보처리시스템(AIPS)에서 고 이득 Op-Amp는 기본적 정보처리소자이다. 증폭기는 시스템 내 피드백루프에 사용시 안정도와 정확도를 얻기 위하여 고 이득이 요구된다. 1단의 증폭으로 이득이 충분하지 않을 경우 이득 부스팅 또는 추가적인 이득단이 필요하다. 본 논문에서 부 저항소자를 사용할 경우 이득이 개선되며 1단으로 고 이득을 손쉽게 얻을 수 있음을 보였다. 기존의 방법에 비교하여 본 연구에 제안된 방법은 전 출력 스윙, 적은 회로면적과 전력소비, 그리고 여러 구조의 증폭기에 적용가능 하다는 잇점을 지니고 있다. 부 저항소자는 Op-Amp에 사용될 경우 (+)와 (-) 차동출력 사이에 설치되어 증폭기 출력저항을 상쇄한다. 부 저항소자를 교차 연결된 CMOS 인버터의 형태로 구현할 경우 간단한 구조로서 40 dB 보다 더 큰 이득개선을 손쉽게 얻을 수 있음을 HSPICE 시뮬레이션을 통하여 확인하였다.

• 한국전자파학회논문지
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• 제12권7호
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• pp.1086-1093
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• 2001

본 논문에서는 n차 오차신호발생기(error signal generator)를 이용한 postdistortion 방식의 RF 전력증폭기의 선형화 기법을 제안하였다. n차 ESG(error signal generator)는 전력증폭기의 기저대역 등가 복소 전달함수를 바탕으로 오차신호를 발생시켜, 이를 전력증폭기의 출력 단에서 n차 이하의 비선형성만을 제거한다. 따라서, 출력 단의 n차 이상의 혼변조 왜곡(intermodulation distortion) 성분에 영향을 미치지 않으며, 개루프(open-loop) 형태이므로 시스템의 안정성을 보장할 수 있다. 또한, 전력증폭기의 입력 신호를 이용하여 오차신호를 발생시키므로 feedforward 방식에서와 같이 오차신호 발생에 따른 주신호 경로(main signal path)의 시간지연 회로가 불필요하다. 실험 결과로 7차 ESG를 이용한 postdistorter를 최대 출력이 5 W인 셀룰러 대역 A급 증폭기에 적용한 경우의 혼변조 왜곡 개선도와 3-carrier CDMA 신호를 이용한 측정 결과를 제시하여 본 방법의 타당성을 검증하였다.