• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.881-883
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• 2005

게이트의 길이가 100nm 이하인 경우에는 절연막의 두께도 1.5nm 이하로 스케일링되며, 도핑농도도 증가하게 되기 때문에 소자의 문턱전압 변화, 게이트 절연막의 터널링에 의한 허용치 이상의 누설전류의 발생 등 여러 가지 문제점이 발생될 수 있다. SiO$_2$ 유전체는 1.5nm 두께 이하에서 터널링 전류가 1A/cm$^2$ 이상이 될 것으로 예상되므로, 게이트 절연막으로 사용될 수 없다. 본 연구에서는 이러한 터널링에 의한 누설전류의 영향을 줄이기 위하여 더블게이트 MOSFET(DGMOSFET)를 고안하였다. SiO$_2$ 유전체의 두께가 1nm이하에서도 이러한 누설전류의 영향을 줄일 수 있게 되었다. 그러나 나노 크기의 소자를 개발하기 위해서는 유전율이 매우 큰 게이트 절연체가 개발되어야 한다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.10-15
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• 2008

본 논문에서는 UHF RFID 응용을 위한 새로운 NMOS 게이트 교차연결 전류미러형 브리지 정류기를 제시하였다. 제시된 정류기의 직류 변환 특성은 고주파 등가회로를 이용하여 해석하였으며, 주파수 증가에 따른 게이트 누설전류를 회로적인 방법으로 줄일 수 있는 게이트 커패시턴스 감소 기법을 이론적으로 제시하였다. 구해진 결과, 제안한 정류기는 기존의 게이트 교차 연결형 정류기와 거의 같은 직류 출력전압 특성을 보이면서도, 게이트 누설전류가 1/4 이하로 감소하고, 부하저항에서의 소비전력도 30% 이상 감소하며, 부하저항의 변화에 대해 보다 안정적인 직류전압을 공급함을 알 수 있었다. 또한 제안한 정류기는 13.56MHz의 HF(for ISO 18000-3)부터 915MHz의 UHF(for ISO 18000-6) 및 2.45GHz의 마이크로파 대역 (for ISO 18000-4)까지의 전 주파수 범위에 대해 충분히 높고 잘 정류된 직류 변환 특성을 보여 특정 주파수 대역을 사용하는 다양한 RFID 시스템의 트랜스폰더 칩 구동을 위한 범용 정류기로 사용될 수 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 추계학술대회 논문집
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• pp.59-59
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• 2009

The efficiency of CMOS technology has been developed in uniform rate. However, there was a limitation of reducing the thickness of Gate-oxide since the thickness of Gate Dielectric is also reduced so an amount of leakage current is grow. In order to solve this problem, the semiconductor device which has a dual gate is used widely. This paper presents a method and a necessity for making the Gate Stack of TFT. Before Using test devices to measure values, stacking $SiN_x$ on a wafer test was conducted.

• 전자공학회논문지
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• 제50권8호
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• pp.285-291
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• 2013

본 논문은 금속 산화물 반도체의 산화막 두께, 채널 폭과 길이에 따른 실리콘 산화막의 신뢰성 특성을 연구하였다. 스트레스전류와 전이전류는 스트레스 전압에 의하여 발생된다. 스트레스 유기 누설전류는 스트레스 전압 인가 동안과 인가 후의 실리콘 산화막에 나타난다. 이때 저레벨 스트레스 전압에 의한 저레벨 누설전류는 저전압 인가 동안과 인가 후의 얇은 실리콘 산화막에서 발생한다. 저레벨 누설전류는 각각 스트레스 바이어스 조건에 따라 스트레스전류와 전이전류를 측정하였다. 스트레스 채널전류는 일정한 게이트 전압이 인가동안 측정하였고 전이 채널전류는 일정한 게이트 전압을 인가한 후에 측정하였다. 본 연구는 소자의 구동 동작 신뢰성을 위하여 저레벨 스트레스 바이어스 전압에 의한 스트레스 전류와 전이전류가 발생되어 이러한 저레벨 누설전류를 조사하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권3호
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• pp.145-152
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• 2003

Electrical gate and drain characteristics of double heterostructure InAlAs/InGaAs pseudomorphic HEMTs have been investigated under sub-bandgap photonic excitation ($hv). Drain $(V_{DS})-,{\;}gate($V_{DS})-$, and optical power($P_{opt}$)-dependent variation of the abnormal gate leakage current and associated physical mechanisms in the PHEMTs have been characterized. Peak gate voltage ($V_{GS,P}$) and the onset voltage for the impact ionization ($V_{GS.II}$) have been extracted and empirical model for their dependence on the $V_{DS}$ and $P_{opt} have been proposed. Anomalous gate and drain current, both under dark and under sub-bandgap photonic excitation, have been modeled as a parallel connection of high performance PHEMT with a poor satellite FET as a parasitic channel. Sub-bandgap photonic characterization, as a function of the optical power with $h\nu=0.799eV$, has been comparatively combined with those under dark condition for characterizing the bell-shaped negative humps in the gate current and subthreshold drain leakage under a large drain bias.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 추계학술대회 논문집
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• pp.42-42
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• 2009

To make up for the disadvantages of PVA gate, we blend PVP(20% wt) with PVA(5% wt) as a gate material. The best ratio for the mixture was 5:5, PVP-PVA blended gate used MIM structure showed better performance in leakage current and capacitance. PVP-PVA blended gate was fabricated by spin-coating process and pentacene was used as an organic TFT channel layer by thermal evaporation. Overall OTFT performance has also increased as PVP-PVA blended gate has relatively lower leakage current and higher capacitance than pure PVA gate has.

• 전자공학회논문지A
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• 제33A권7호
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• pp.171-175
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• 1996

Gate insulator for Si field emitter is usually formed by e-beam evaporation. However, the evaported oxide requires densification for a stable process and a reduction of gate leakage which results from its Si-rich and nonstoicheiometric structure. In this study, we have developed the process technology able to densify the evaporated oxide in H$_{2}$O ambient. Using this process, we have fabricted thefield emitter array with 625 emitters per pixel, of which gate hole diameter is 1.4.mu.m, for the pixel, anode current of 14.3.mu.A was extracted at a gate bias of 100V and gate leakage was about 0.27% of the total emission current.

• Transactions on Electrical and Electronic Materials
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• 제17권6호
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• pp.329-334
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• 2016

In this work, the temperature dependence of electrical parameters of nanoscale SOI (silicon-on-insulator) TG (triple gate) n-FinFET (n-channel Fin field effect transistor) was investigated. Numerical device simulator $ATLAS^{TM}$ was used to construct, examine, and simulate the structure in three dimensions with different models. The drain current, transconductance, threshold voltage, subthreshold swing, leakage current, drain induced barrier lowering, and on/off current ratio were studied in various biasing configurations. The temperature dependence of the main electrical parameters of a SOI TG n-FinFET was analyzed and discussed. Increased temperature led to degraded performance of some basic parameters such as subthreshold swing, transconductance, on-current, and leakage current. These results might be useful for further development of devises to strongly down-scale the manufacturing process.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.350-350
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• 2012

본 연구에서는 Oxide 두께가 각각 4, 6 nm인 Symmetric NMOSFET의 전기적 특성 분석에 관한 연구를 진행하였다. 게이트 전압에 따른 Drain saturation current (IDSAT), Threshold Voltage(VT) 및 드레인 전압에 따른 Off-states 특성 변화를 분석하였다. 소자 측정 결과 oxide 두께가 4 nm인 경우 Vt는 0.3 V, IDSAT은 73 ${\mu}A$ (@VD=0.05)로, oxide 두께가 6 nm인 경우 Vt는 0.65 V, IDSAT은 66 ${\mu}A$ (@VD=0.05)로 각각 측정되었다. 이는 oxide 두께가 얇은 경우 게이트 전압 인가 시 Electric field 증가에 따른 것으로 판단된다. 또한 드레인 전압 인가에 따른 소자 특성 분석 결과 oxide 두께가 4nm인 경우 급격한 Gate leakage 증가를 보였으며, 이에 따라 Off-state에서의 leakage current가 증가함을 확인하였다. 본 연구는 Oxide 두께에 따른 MOSFET 소자의 전기적 특성 분석을 위해 진행되었으며, 상기 결과와 같이 oxide 두께 가변은 Idsat, Vt, leakage current 등의 주요 파라미터에 영향을 주어 NMOSFET 소자의 전기적 특성을 변화시킴을 확인하였다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제50권8호
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• pp.365-370
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• 2001

We have proposed and fabricated a new poly-Si TFT employing air-cavities at the edges of gate oxide in order to reduce the vertical electric field induced near the drain due to low dielectric constant of air. Air-cavity has been successfully fabricated by employing the wet etching of gate oxide and APCVD (Atmospheric pressure chemical vapor deposition) oxide deposition. Our experimental results show that the leakage current of the proposed TFT is considerably reduced by the factor of 10 and threshold voltage shift under high gate bias is also reduced because the carrier injection into gate insulator over the drain depletion region is suppressed.