• 한국통신학회논문지
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• 제24권10A호
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• pp.1597-1602
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• 1999

B-ISDN에 쓰이는 ATM 교환기 스위치 링크 및 망동기용 아날로그 / 디지털 혼합형 주파수 체배 분배 ASIC을 설계하였다. 이 ASIC은 46.94 MHz의 외부 입력 클럭을 이용하여 234.7 MHz의 시스템 클럭 및 77.76 MHz, 19.44 MHz의 가입자 클럭을 발생시키는 역학을 하며, 여러 개의 외부 입력 클럭에 대한 체크 및 선택 기능도 동시에 포함한다. 효율적인 ASIC 구성을 위하여 고속의 클럭 발생을 위한 아날로그 PLL 회로는 전주문 방식을, 외부 입력 클럭 체크 및 선택을 위한 디지털 회로는 표준셀 방식을 사용하여 아날로그 / 디지털 혼합 방식으로 설계하였으며, 0.8 $\mu\textrm{m}$ 디지털 CMOS 공정으로 제작 가능하도록 저항 및 커패시터를 특별한 방법으로 레이아웃 하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권4호
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• pp.276-281
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• 2005

This paper presents a low voltage operating IF QPSK receiver block which is consisted of programmable gain amplifier (PGA) and analog to digital converter. This PGA has 6 bit control and 250MHz bandwidth, $0{\sim}20\;dB$ gain range. Using the proposed PGA architecture (low distortion gain control switch block), we can process the continuous fully differential $0.2{\sim}2.5Vpp$ input/output range and 44MHz carrier with 2 MHz bandwidth signal at 1.8V supply voltage. Using the sub-sampling technique (input freq. is $44{\sim}46MHz$, sampling freq. is 25MHz), we can process the IF QPSK signal ($44{\sim}46MHz$) which is the output of the 6 bit PGA. We can get the SNDR 35dB, which is the result of PGA and ADC at full gain mode. We fabricated the PGA and ADC and the digital signal processing block of the IF QPSK with the 0.18um CMOS MIM process 1.8V Supply.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.392-395
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• 2011

본 논문에서는 압전 소자를 이용한 진동에너지 하베스팅 회로를 설계하였다. 압전소자의 전력-전압 특성을 이용해 최대 전력을 부하로 전달하기 위한 MPPT(maximum power point tracking control) 제어 기능을 추가하였다. MPPT 회로는 전파 정류회로의 개방회로 전압을 주기적으로 샘플링하여 최대 가용전력이 생성되는 지점을 추적하고 이를 부하로 전달한다. 진동에너지 하베스팅 회로는 $0.18{\mu}m$ CMOS 공정으로 설계하였다. 최대 전력 효율은 91%이고, pad를 제외한 칩 면적은 $1,100{\mu}m{\times}730{\mu}m$이다.

• 정보처리학회논문지A
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• 제14A권3호
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• pp.147-150
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• 2007

본 논문에서는 작은 점유면적과 저 전력 소모 특성을 갖도록 CPL(Complementary Pass-Transistor Logic) 논리구조의 전가산기에 저 전압 스윙 기술을 적용하여 16$\times$16 비트 병렬 곱셈기를 설계하였다. 회로구성상 CPL 논리구조는 CMOS 논리구조에 비해 NMOS 트랜지스터만을 사용하기 때문에 작은 면적을 소비한다. 저 전압 스윙 기술은 회로에 공급되는 전압보다 낮은 전압 레벨에서 출력 동작을 하여 전력 소모를 감소시키는 기술이다. 본 논문에서는 전가산기의 출력 단에 사용되는 인버터에 저 전압 스윙 기술을 적용하여 저 전력 소모 특성을 갖는 16$\times$16 비트 병렬 곱셈기를 설계하였다 설계한 회로는 17.3%의 전력 소모 감소와 16.5%의 전력소모와 지연시간의 곱(Power Delay) 감소가 이루어졌다.

• 전자공학회논문지
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• 제51권11호
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• pp.101-106
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• 2014

본 논문에서는 자동 이득 제어 회로를 이용한 와이드 다이나믹 레인지 RF root-mean-square (RMS) 전력 검출기를 소개한다. 제안하는 자동 이득 제어는 voltage gain amplifier (VGA), RMS 변환 블록, 이득 조절 블록으로 구성되어 있다. VGA는 dB-linear한 이득 관계를 갖는 캐스코드 VGA를 사용하였다. 제안하는 RMS 변환은 입력 신호 전 파장의 제곱 변환을 이용하여 RMS에 비례하는 DC 전압을 출력한다. 제안하는 RMS 전력 검출기는 500MHz에서 5GHz에서 작동하며 검출 범위는 0 dBm에서 -70dBm 이상의 신호를 -4.53 mV/dBm의 비율로 검출한다. 제안하는 RMS 전력 검출기는 TSMC 65nm 공정을 사용하여 설계되었으며 1.2V에서 5mW의 전력소비를 갖는다. 칩 레이아웃 면적은 $0.0097mm^2$이다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.15-22
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• 2006

본 논문에서는 UWB(Ultra Wide Band)통신시스템을 위한 1.8V 8-bit 500MSPS의 D/A 변환기를 제안한다. 전체적인 D/A 변환기의 구조는 높은 선형성과 낮은 글리치 특성을 갖는 상위 6-MSB(Most Significant Bit) 전류원 매트릭스(Current Cell Matrix)와 하위 2-LSB(Least Significant Bit) 전류원 매트릭스로 구성된 2단 매트릭스 구조로 설계하였다. 또한 동일한 지연시간을 갖는 Thermometer Decoder와 고속 동작에서 전력을 최소화하기 위한 저 전력 스위칭 디코더(Current Switching Decoder Cell)를 제안함으로서 D/A 변환기의 고속 동작에서 성능을 향상시켰다 설계된 DAC는 1.8V의 공급전압을 가지는 TSMC $0.18{\mu}m$ 1-poly 6-metal N-well CMOS 공정으로 제작되었으며, 제작된 D/A 변환기의 측정결과, 매우 우수한 동적성능을 확인하였다. 500MHz 샘플링 클럭 주파수와 50MHz의 출력신호에서 SFDR은 약 49dB, INL과 DNL은 각각 0.9LSB, 0.3LSB 이하로 나타났으며, 이 때의 전력소비는 약 20mW로 기존의 8-bit D/A변환기에 비해 매우 낮음을 확인 할 수 있었다 D/A 변환기의 유효 칩 면적은 $0.63mm^2(900um{\times}700um)$이다.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.1-9
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• 2009

본 논문에서는 디스플레이 시스템을 위한 소면적 12-bit 300MSPS의 D/A 변화기(DAC)를 제안한다. 최근 SoC(System-On-Chip) 경향에 맞는 소면적 DAC를 구현하기 위한 전체적인 구조는 6-MSB(Most Significant Bit) + 6-LSB(Least Significant Bit)의 full matrix 구조로 설계 하였다. 고해상도 동작에 요구되는 output impedance을 만족하는 monitoring bias 구조, 고속 동작 및 소면적 디지털 회로 구성을 위하여 logic과 latch 및 deglitching 역할을 동시에 할 수 있는 self-clocked switching logic을 각각 제안하였다. 설계된 DAC는 Samsung $0.13{\mu}m$ thick gate 1-poly 6-metal N-well CMOS 공정으로 제작되었다. 제작된 DAC의 측정결과 INL (Integrated Non Linearity) / DNL (Differential Non Linearity)은 ${\pm}3LSB$ / ${\pm}1LSB$ 이하로 나타났으며, 300MHz 샘플링 속도와 15MHz의 출력신호에서 SFDR은 약 70dB로 측정되었다. DAC의 유효면적은 $0.26mm^2$ ($510{\mu}m{\times}510{\mu}m$)로 기존의 DAC에 비하여 최대 40% 감소된 초소면적으로 구현되었으며, 최대 전력 소모는 100mW로 측정되었다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.62-68
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• 2010

본 논문에서는 주로 소면적 구현을 위하여 세그먼트 부분 정합 기법을 적용한 10비트 100MS/s DAC를 제안한다. 제안하는 DAC는 비교적 적은 수의 소자로도 요구되는 선형성을 유지하면서 고속으로 부하저항의 구동이 가능한 세그먼트 전류 구동방식 구조를 사용하였으며, 제안하는 세그먼트 부분 정합 기법을 적용하여 정합이 필요한 전류 셀들의 숫자와 크기를 줄였다. 또한, 전류 셀에는 작은 크기의 소자를 사용하면서도 높은 출력 임피던스를 얻을 수 있도록 이중-캐스코드 구조를 채용하였다. 시제품 DAC는 0.13um CMOS 공정으로 제작되었으며, 유효 면적의 크기는 $0.13mm^2$이다. 시제품 측정 결과, 3.3V의 전원전압과 $1V_{p-p}$의 단일 출력 범위 조건에서 $50{\Omega}$의 부하저항을 구동할 때 DNL 및 INL은 각각 -0.73LSB, -0.76LSB 수준이며, SFDR은 100MS/s의 동작 속도에서 최대 58.6dB이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권5호
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• pp.430-442
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• 2013

This paper presents a fast multi-reference frame integer motion estimator for H.264/AVC. The proposed system uses the previously proposed fast multi-reference frame algorithm. The previously proposed algorithm executes a full search area motion estimation in reference frames 0 and 1. After that, the search areas of motion estimation in reference frames 2, 3 and 4 are minimized by a linear relationship between the motion vector and the distances from the current frame to the reference frames. For hardware implementation, the modified algorithm optimizes the search area, reduces the overlapping search area and modifies a division equation. Because the search area is reduced, the amount of computation is reduced by 58.7%. In experimental results, the modified algorithm shows an increase of bit-rate in 0.36% when compared with the five reference frame standard. The pipeline structure and the memory controller are also adopted for real-time video encoding. The proposed system is implemented using 0.13 um CMOS technology, and the gate count is 1089K with 6.50 KB of internal SRAM. It can encode a Full HD video ($1920{\times}1080P@30Hz$) in real-time at a 135 MHz clock speed with 5 reference frames.

• 전기전자학회논문지
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• 제14권1호
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• pp.65-74
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• 2010

최근 TV 방송의 새로운 시장인 DTV 시장이 넓어지면서 DTV 튜너에 대한 요구도 많아지고 있다. DTV 튜너를 설계하는 데에는 많은 어려운 부분이 있지만, 가장 어려운 부분 중에 하나가 주파수합성기이다. 본 논문에서는 DTV 튜너를 위한 주파수합성기 회로를 $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였다. 설계한 주파수합성기는 DTV(ATSC)의 주파수 대역(54~806MHz)을 만족한다. 하나의 VCO를 사용하여 광대역을 만족시킬 수 있는 구조를 제안하고, LO pulling 효과를 최소화 하기위하여 1.6~3.6GHz 대역에서 동작하도록 설계하였다. 또한 고주파 대역과 저주파 대역에서의 VCO 이득의 차이와 주파수 간격의 변화를 줄여 안정적인 광대역 특성을 구현하였다. 모의실험 결과, 설계한 VCO의 이득은 59~94MHz(${\pm}$17.7MHz/V,${\pm}$23%)이고, 주파수 간격은 26~42.5MHz (${\pm}$8.25MHz/V,${\pm}$24%)이며, tuning range는 76.9%이다. 설계된 주파수합성기의 위상잡음은 100kHz offset에서 -106dBc/Hz이고, 고착시간은 약 $10{\mu}s$ 정도이다. 설계된 회로는 1.8V 전원전압에서 20~23mA의 전류를 소모하며 칩 면적은 PAD를 포함하여 2.0mm${\times}$1.8mm이다.