• JSTS:Journal of Semiconductor Technology and Science
• /
• 제14권4호
• /
• pp.457-462
• /
• 2014

This letter proposes a low-jitter DLL-based clock generator with two negative feedback loops. The main negative feedback loops suppress the jitter of DLL. The additional negative feedback loops suppress the delay-time variance of each delay stages. Both two negative feedback loops in a DLL results in suppressing the jitter of clock signal further. Measurement results of the DLL-based clock generator with two negative feedback loops fabricated in a one-poly six-metal $0.18{\mu}m$ CMOS process show 5.127-ps rms jitter and 47.6-ps peak-to-peak jitter at 1 GHz.

• 한국정보통신학회논문지
• /
• 제21권7호
• /
• pp.1261-1266
• /
• 2017

지연 시간 전압 분산 변환기 (DVVC) 및 평균 회로 (AC)가 있는 지터 억제 지연 고정 루프 (DLL) 기반 클록 발생기를 제안하였다. 제안한 클록 발생기는 지연고정루프에서 무작위로 발생하는 지터와 회로의 구조에 의해 발생하는 지터를 억제하도록 하였다. 지연 시간 전압 분산 변환기는 각 지연단의 지연 차이를 감지하고 출력 전압을 생성한다. 평균회로는 두개의 연속되는 지연 시간 전압 분산 변환기의 출력 전압을 평균화 한다. 지연 시간 전압 분산 변환기 및 평균 회로는 연속적인 지연단의 지연 시간을 평균화하고 모든 지연단의 지연 시간을 동일하게 만든다. 또한 루프필터 출력 전압의 변동을 줄이기 위해 부궤환 기능으로 효과적인 작동을 하는 스위치가 있는 커패시터가 도입되었다. One-poly six-metal $0.18{\mu}m$ CMOS 공정으로 제작 된 DLL 기반 클록 발생기의 측정 결과는 13.4 ps rms 지터특성을 보여준다.

• Journal of electromagnetic engineering and science
• /
• 제18권1호
• /
• pp.20-28
• /
• 2018

The time synchronization of each sub-unit of a pulsed generator is important to generate an output high-power radio frequency (RF) signal. To obtain the time synchronization between an input RF signal fed by an external source and an electron beam produced by an electric pulse generator, the influence of different charging voltages on a delay and a rise time of the output pulse waveform in the electric pulse generator should be carefully considered. This paper aims to study the timing characteristics of the delay and the rise time as a function of different charging voltages with a peak value of less than -35 kV in the high-voltage pulse generator, including a trigger generator (TG) and a pulse-forming line (PFL). The simulation has been carried out to estimate characteristics in the time domain, in addition to their output high-voltage amplitude. Experimental results compared with those obtained by simulation indicate that the delay of the output pulses of the TG and PFL, which are made by controlling the external triggering signal with respect to different charging voltages, is getting longer as the charging voltage is increasing, and their rise times are inversely proportional to the amplitude of the charging voltage.

• 전자공학회논문지
• /
• 제51권6호
• /
• pp.63-70
• /
• 2014

본 논문에서는 낮은 분주비의 분주기를 갖는 위상고정루프에 주파수 체배기를 이용하여 잡음 특성을 개선한 위상고정루프 클럭 발생기를 제안하였다. 전압제어발진기에서 각 지연단의 지연 정도를 지연변화-전압 변환기를 이용하여 전압의 형태로 출력한다. 평균값 검출기를 이용하여 지연변화-전압 변환기 출력 전압의 평균값을 만들어 지연단의 위상 흔들림을 제어하는 전압으로 인가하여 지터를 줄일 수 있다. 제안된 클럭 발생기는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 시뮬레이션은 출력 신호의 peak-to-peak 지터값은 11.3 ps이었다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2004년도 하계학술대회 논문집 D
• /
• pp.2662-2664
• /
• 2004

레이저 시스템의 정밀한 동작시점 제어를 위해서 초정밀 동기용 시간 지연 발생기(time delay generator)를 제작하였다. 제작된 장치는 8 비트 delay line IC를 조합하여 구현하였으며 사용자 프로그램에서 지연 시간과 펄스폭을 설정할 수 있도록 하였다. 또한 RS232 통신 방식으로 설정 값을 전달할 수 있도록 하였고 모듈 단위로 2 개의 채널을 사용할 수 있도록 하였으며 7 비트 어드레싱 방식의 $I^2C$(Inter IC Bus)를 이용할 경우 최대 127 개의 모들을 동작시킬 수 있도록 하였다.

• 대한전자공학회논문지SD
• /
• 제49권7호
• /
• pp.17-22
• /
• 2012

본 논문에서는 낮은 지터를 갖는 지연고정루프를 이용하여 좀 더 정확한 출력을 갖는 클럭 발생기를 제안하였다. 제안된 클럭 발생기에 사용된 지연고정루프는 열 개의 지연단을 가진 전압제어지연단(VCDL)을 사용하며, 기준 지연단의 출력신호와 이전 지연단의 출력신호를 비교하여 위상차에 해당하는 만큼의 전압을 발생시켜 지연단의 제어전압으로 인가된다. 이 제어전압은 지연단의 출력신호의 위상이 흔들림에 따라 증가하거나 감소하여 출력신호의 지연정도를 조절하여 위상변화를 보상하며, 지연고정루프 출력신호 및 체배 된 출력신호의 지터를 감소시킨다. 제안된 클럭 발생기는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여, 100MHz를 입력신호로 인가 할 경우 1GHz의 신호가 출력 되도록 설계 하였다. 시뮬레이션 결과 출력 신호의 peak-to-peak 지터 값은 3.24ps이었다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1998년도 추계종합학술대회 논문집
• /
• pp.723-726
• /
• 1998

Fault dropping is a very important part of test generation process. It is used to reduce test generation time. Test generation systems use fault simulation for the purpose of fault dropping by identifying detectable faults with generated test patterns. Two kinds of delay fault model is used in practice, path delay fault model and gate delay fault model. In this paper we propose an efficient method for gate delay test generation which shares second test vector.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제6권4호
• /
• pp.264-269
• /
• 2006

A $0.12GHz{\sim}1.4GHz$ DLL-based clock generator with the capability of multiplied four phase clock generation was designed using a 0.18um CMOS process. An adaptive bandwidth DLL with a regulated supply delay line was used for a multiphase clock generation and a low jitter. An extra phase detector (PD) in a reference DLL solves the problem of the initial VCDL delay and achieves a fast lock time. Twice multiplied four phase clocks were generated at the outputs of four edge combiners, where the timing alignment was achieved using a coarse lock signal and the 10 multiphase clocks with T/8 time difference. Those four clocks were combined one more time using a static XOR circuit. Therefore the four times multiplication was achieved. With a 1.8V supply, the rms jitter of 2.1ps and the peak-to-peak jitter of 14.4ps were measured at 1.25GHz output. The operating range is $0.12GHz{\sim}1.4GHz$. It consumes 57mW and occupies 450*325um2 of die area.

• 전자공학회논문지S
• /
• 제34S권6호
• /
• pp.94-103
• /
• 1997

This paper presents motor speed and revolution angle detection method using a sinusoidal AC tacho-generator. The 2-phase or 3-phase output tacho-generator can be adopted, and its' output voltages must have sinusoidal waveforms. Because the detection algorithm is simple, the proosed method can be implemented with analog devices or microprocessor conveniently. And the proposed method has a very short detection delay time. Especially in the analog implementation, there is no delay time without the settling time of analog devices. With the experimental results, it is verified that the proposed method can acculately detect the instantaneous motor speed and revolution angle over the wide ranges.

• 한국통신학회논문지
• /
• 제22권3호
• /
• pp.506-514
• /
• 1997

In this paper, we implement digital circuit of despreading delay lock loop for GPS receiver. The designed system consists of Epoch signal generator, two 13bit correlators which correlates the received C/A code and the locally generated C/A code in the receiver, the C/A code generator which generates C/A code of selected satellite, and the direct digital clock synthesizer which generates the clock of the C/A code generator to control the phase and clock rate, the clock controller, and the clock divider. The designed circuit has the function of the acquisition and tracking by the autocorrelation characteristics of Gold code. The controller generates each other control signals according to the correlation value. The designed circuit is simulated to verify the logic functional performance. By using the simulator STR-2770 that generates the virtual GPS signal, the deigned FPGA chip is verified the circuit performance.