• 한국정보전자통신기술학회논문지
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• 제11권6호
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• pp.742-750
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• 2018

본 논문에서는 $0.13{\mu}m$ BCD 공정 기반에서 5V MOS 소자만 사용하여 zero layer FTP 셀이 가능하도록 하기 위해 tunnel oxide 두께를 기존의 $82{\AA}$에서 5V MOS 소자의 gate oxide 두께인 $125{\AA}$을 그대로 사용하였고, 기존의 DNW은 BCD 공정에서 default로 사용하는 HDNW layer를 사용하였다. 그래서 제안된 zero layer FTP 셀은 tunnel oxide와 DNW 마스크의 추가가 필요 없도록 하였다. 그리고 메모리 IP 설계 관점에서는 designer memory 영역과 user memory 영역으로 나누는 dual memory 구조 대신 PMIC 칩의 아날로그 회로의 트리밍에만 사용하는 single memory 구조를 사용하였다. 또한 BGR(Bandgap Reference Voltage) 발생회로의 start-up 회로는 1.8V~5.5V의 전압 영역에서 동작하도록 설계하였다. 한편 64비트 FTP 메모리 IP가 power-on 되면 internal reset 신호에 의해 initial read data를 00H를 유지하도록 설계하였다. $0.13{\mu}m$ Magnachip 반도체 BCD 공정을 이용하여 설계된 64비트 FTP IP의 레이아웃 사이즈는 $485.21{\mu}m{\times}440.665{\mu}m$($=0.214mm^2$)이다.

• 한국정보전자통신기술학회논문지
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• 제9권1호
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• pp.120-131
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• 2016

본 논문에서는 back-gate bias 전압인 VNN (Negative Voltage)을 이용하여 5V의 MV (Medium Voltage) 소자만 이용하여 FN (Fowler-Nordheim) tunneling 방식으로 write하는 MTP cell을 사용하여 512비트 MTP IP를 설계하였다. 사용된 MTP cell은 CG(Control Gate) capacitor, TG(Tunnel Gate) transistor와 select transistor로 구성되어 있다. MTP cell size를 줄이기 위해 TG transistor와 select transistor를 위한 PW(P-Well)과 CG capacitor를 위한 PW 2개만 사용하였으며, DNW(Deep N-Well)은 512bit MTP cell array에 하나만 사용하였다. 512비트 MTP IP 설계에서는 BGR을 이용한 voltage regulator에 의해 regulation된 V1V (=1V)의 전압을 이용하여 VPP와 VNN level detector를 설계하므로 PVT variation에 둔감한 ${\pm}8V$의 pumping 전압을 공급할 수 있는 VPP와 VNN 발생회로를 제안하였다.

• 항공우주시스템공학회지
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• 제17권2호
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• pp.45-55
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• 2023

본 연구에서는 V-22 Osprey 틸트로터의 25% 축소 모델인 TRAM에 대하여 회전익기 통합 해석 코드인 CAMRAD II를 이용하여 프롭로터의 Aeromechanics 모델링과 블레이드 및 피치 링크에 대한 구조 하중 해석을 수행한 후, DNW 풍동 시험 및 선행 해석 연구 결과와 상호 비교하였다. 본 연구에서는 저속 전진 비행 시 블레이드 플랩 굽힘 모멘트의 구조 하중 및 진동 하중 변화를 풍동 시험 결과에 대하여 비교적 잘 예측하였다. 리드-래그 굽힘 및 비틀림 모멘트의 구조 하중 및 진동 하중 해석은 풍동 시험과 다소 다르게 얻어졌으나, 평균값을 제거하였을 때 로터 회전 한 바퀴당 구조 하중 해석 결과가 풍동 시험 및 선행 해석 연구와 비교적 유사하였다. 피치 링크의 구조 하중 및 진동 하중 해석은 전반적으로 선행 연구의 시험 및 해석 결과와 유사하게 얻어졌다. 마지막으로 블레이드 구조 진동 하중의 조화 성분 해석 및 비교를 통하여 블레이드 리드-래그 굽힘 및 비틀림 모멘트의 오차 발생 원인을 분석하였다.

• 한국통신학회논문지
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• 제21권7호
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• pp.1814-1819
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• 1996

이 논문은 comma free 코드를 사용한 새로운 직렬 전송 시스템을 묘사하였다. 일반적으로 병렬 25핀 케이블과 컨넥터는 HDVCR, D3VTR 및 HDTV 수신기와 같은 디지털 시스템에서 데이터를 전송 및 수신등에 사용된다. 동축 케이블은 소비자 상품의 응용 및 방송 스튜디오에서 긴 신호 경로와 전환등에 사용될 수 있다. 이 직렬 데이터 전송 기술은 에러 검출 및 자기 동기가 가능하며, PLL 제어를 위한 edge삽입이 용이하다. 뿐만 아니라 RFPLL, 스크램블링, NRZI등을 필요로 하지 않기 때문에 하드웨어가 간단하다.

• 한국자동차공학회논문집
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• 제7권7호
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• pp.268-277
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• 1999

In order to make an advanced dry-friction engineering material, wax-impregnated nylons were synthesized by anionic polymerization of $\varepsilon$-caprolactam in the presence of apraffin wax. DNX-125S, which has lowest melting point among four different kinds of waxs investigated, showed excellent miscibiility with $\varepsilon$-carprolactam and no effect on the polymerization reaction. Five different kinds of wax-impregnated nylons from of DNW-125S content 0% to 8% were synthesized and tested. Among the samples, wax-free nylon has the highest yield and tensile strength and hardness, while the specimen with2% wax has the largest elongationi and energy absorption to break. The wax-impregnated nylon with a wax content 6% showdd the smallest friction coefficient under slow sliding speed and low load. Bus as the sliding speeds were increased to high, thespcieimen with 8% wax has better friction property.

• 환경생물
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• 제37권2호
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• pp.136-143
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• 2019

안정된 바이오플락 사육수에는 대량의 미생물들이 존재하고 있으며 사육수온이 높아 재사용이 가능할 경우 빠른 수질안정화 및 에너지 절약을 할 수 있다. 바이오플락 사육수 내 부유하고 있는 자가 및 타가 영양세균은 호기성과 혐기성 세균을 모두 포함하고 있어 탄소원을 넣고 산소를 공급하지 않는 혐기성 상태로 만들면 탈질과정이 가능하다. 본 연구에서 바이오플락 탈질수의 특성은 암모니아(6.9 mg L^-1), 아질산(0.3 mg L^-1), 질산농도(9.2 mg L^-1), 높은 pH(8.42), alkalinity (590 mg L^-1)였으며 이 탈질수를 첨가한 사육수의 물리적 환경 변화가 어린새우의 생존 및 생리적 특성에 미치는 영향을 조사하였다. 그 결과 탈질수를 100% 사용하여도 생존율의 변화를 보이지 않았으나 혈림프를 포함한 체액 분석결과 탈질수 혼합에 의한 조직손상 및 스트레스 지표인 크레아틴, 혈중 요소성 질소의 증가가 관찰되었고 탈질수 혼합비율이 높을수록 새우 체내 이온(Na⁺, K⁺, Cl^-)의 농도가 유의적으로 감소하여 향후 삼투압조절에 영향을 미칠 수 있는 것으로 나타남에 따라 탈질수를 일정비율로(50% 미만) 혼합하여 사용하는 것이 바람직한 것으로 사료된다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.306-316
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• 2016

본 논문에서는 프로그램 선택 소자는 채널 폭이 큰 NMOS (N-channel MOSFET) 트랜지스터 대신 DNW (Deep N-Well) 안에 형성된 채널 폭이 작은 isolated NMOS 트랜지스터의 body인 PW (P-Well)과 source 노드인 n+ diffusion 영역 사이에 형성된 기생하는 접합 다이오드를 사용하는 NMOS-Diode eFuse OTP (One-Time Programmable) 셀을 제안하였다. 제안된 eFuse OTP 셀은 프로그램 모드에서 NMOS 트랜지스터에 형성되는 기생하는 접합 다이오드를 이용하여 eFuse를 blowing 시킨다. 그리고 읽기 모드에서는 접합 다이오드를 이용하는 것이 아니고 NMOS 트랜지스터를 이용하기 때문에 다이오드의 contact voltage 강하를 제거할 수 있으므로 '0' 데이터에 대한 센싱불량을 제거할 수 있다. 또한 읽기 모드에서 채널 폭이 작은 NMOS 트랜지스터를 이용하여 BL에 전압을 전달하므로 OTP 셀의 blowing되지 않은 eFuse를, 통해 흐르는 읽기 전류를 $100{\mu}A$ 이내로 억제하여 blowing되지 않은 eFuse가 blowing되는 문제를 해결할 수 있다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.64-71
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• 2020

전력 반도체 소자의 게이트 구동 칩의 아날로그 회로를 트리밍하기 위해서는 eFuse OTP IP가 필요하다. 기존의 NMOS 다이오드 형태의 eFuse OTP 셀은 셀 사이즈가 작은 반면 DNW(Deep N-Well) 마스크가 한 장 더 필요로 하는 단점이 있다. 본 논문에서는 CMOS 공정에서 추가 공정이 필요 없으면서 셀 사이즈가 작은 PMOS-다이오드 형태의 eFuse OTP 셀을 제안하였다. 본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 기생적으로 만들어지는 pn 접합 다이오드를 이용하였다. 그리고 PMOS-다이오드 형태의 eFuse 셀 어레이를 구동하기 위한 코어 구동회로를 제안하였으며, SPICE 모의실험 결과 제안된 코어 회로를 사용하여 61㏀의 post-program 저항을 센싱하였다. 한편 0.13㎛ BCD 공정을 이용하여 설계된 PMOS-다이오드 형태의 eFuse OTP 셀과 512b eFuse OTP IP의 레이아웃 사이즈는 각각 3.475㎛ × 4.21㎛ (=14.62975㎛2)과 119.315㎛ × 341.95㎛ (=0.0408㎟)이며, 웨이퍼 레벨에서 테스트한 결과 정상적으로 프로그램 되는 것을 확인하였다.

• 전기학회논문지
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• 제59권2호
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• pp.355-358
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• 2010

As CMOS technology continues to scale down, signal processing is favorably done in the digital domain, which requires Analog-to-Digital (A/D) Converter to be integrated on-chip. This paper presents a design methodology of 12-bit 1-MS/s Rail-to-Rail fully differential SAR ADC using Deep N-well Switch based on binary search algorithm. Proposed A/D Converter has the following architecture and techniques. Firstly, chip size and power consumption is reduced due to split capacitor array architecture and charge recycling method. Secondly, fully differential architecture is used to reduce noise between the digital part and converters. Finally, to reduce the mismatch effect and noise error, the circuit is designed to be available for Rail-to-Rail input range using simple Deep N-well switch. The A/D Converter fabricated in a TSMC 0.18um 1P6M CMOS technology and has a Signal-to-Noise-and-Distortion-Ratio(SNDR) of 69 dB and Free-Dynamic-Range (SFDR) of 73 dB. The occupied active area is $0.6mm^2$.