• 한국전자파학회논문지
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• 제13권6호
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• pp.546-551
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• 2002

본 논문에서는, 구조를 간략히 한 3중 조절형의 DDFS 구동PLL 주파수 합성기를 이용하여 주파수 합성 조절법에 의한 광대역 무선통신시스템으로의 응용을 연구하였다. 제안된 DDFS 구동PLL주파수 합성기는 DDFS에서 위상누적기만을 이용하는 매우 단순화된 구조이므로, 기존 DDFS 구동PLL 주파수 합성기의 경우보다 스위칭 속도가 높으며, 전력소모를 개선시킨다. 그리고 이 제안된 3중 조절형 주파수 합성기는 3가지 주파수 조절 파라미터를 이용하여 넓은 대역의 주파수 범위의 동작이 가능하므로, 광대역 저전력 고속 특성을 갖는 응용에 적합하다. 주파수 조절 파라미터 할당 방법과 그의 결과를 제시하였으며, CSM, IMT-2000, Bluetooth 틴 PCS 시스템, 등 여러 주파수 대역에 응용하는 경우를 보였다.

• 대한전자공학회논문지SD
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• 제40권2호
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• pp.104-110
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• 2003

새로운 직접 디지털 주파수 합성기(DDFS)가 제안되었다. 제안된 DDFS는 기존의 DDFS 에서의 각 롬(ROM)들을 양자화롬과 오차롬으로 나누어 저장하는 새로운 롬 압축 방식을 사용한다. 제안된 DDFS에서의 전체 롬 크기는 기존의 롬에 비하여 상당히 줄어들었다. 12비트 출력 데이터를 가지는 DDFS의 경우, 롬 압축률은 78분의 1에 이른다. 성능 검증을 위하여 사인 함수의 12비트 출력 데이터를 가지는 DDFS가 0.35㎛ CMOS 공정으로 구현되었다. 3.3V전원과 100㎒ 클럭에서의 소모 전력은 9.36㎽이고 최고 동작 클럭 주파수는 330㎒이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.334-337
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• 2001

In this paper we implemented DDFS and gam-phase dectector which use output of DDFS or any sinusoidal signal input to broaden the usability of DDFS. DDFS is composed of a 32 bits phase accumulator, phase increment registers, ROM and several registers for controlling the operations. It generates the digital data for sine wave up to the half of the clock frequency. To reduce the ROM size and increase the speed, we adopt the algorithms based on Taylor's series expansion method. Data at sparse phase intervals are stored in ROM and sine data between intervals are calculated in hardware. Function of Gain-Phase Extraction consists of sine lookup of DDFS and the optimized multipliers.

• 한국통신학회논문지
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• 제21권12호
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• pp.3235-3245
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• 1996

이산스펙트럽(Spread Spectrum) 통신 시스템에 사용되는 DDFS(Direct Digital Frequency Synthesizer)는 짧은 천이시간과 광대역의 특성을 요구하고, 전력소모도 적어야 한다. 이를 위해서 본 연구의 DDFS는 파이프라인 구조의 위상 가산기와 4개의 sine ROM을 병렬로 구성하여, 단일 sine ROM으로 구성된 DDFS에 비해 처리 속도를 4배 개선하였다. 위상 가산기의 위상 잘림으로 나빠지는 스펙트럼 특성은 위상 가산기 구조와 같은 잡음 정형기를 사용하여 보상하였고, 잡음 정형기의 출력 중 상위 8-bit만을 sine ROM의 어드레스로 사용하였다. 각각의 sine ROM은 사인 파형의 대칭성을 이용하여, 0 ~ $\pi$/2 사인 파형의 위상, 진폭 정보를 저장함으로 0 ~ 2$\pi$ 사인 파형의 정보를 갖는 sine ROM에 비해 크기를 크게 줄였고, 어드레스의 상위 2-bit를 제어 비트로 사용하여 2$\pi$의 사인 파형을 조합했다. 입력 클럭을 1/2, 1/4로 분주하여, 1/4 주기의 낮은 클럭 주파수로 대부분의 시스템을 구동하여, 소비 전력을 감소시켰다. DDFS 칩은 $0.8{\mu}$ CMOS 표준 공정의 게이트 어레이 기술을 이용ㅇ하여 구현하였다. 측정 결과 107MHz의 구동 클럭에서 안정하게 동작하였고, 26.7MHz의 최대 출력 주파수를 발생시켰다. 스펙트럼 순수도(Spectral purity)는 -65dBc이며, tuning latency는 55 클럭이다. DDFS칩의 소비 전력은 40MHz의 클럭 입력과 5V 단일 전원을 사용하였을 때 276.5mW이다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 추계종합학술대회 논문 초록집
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• pp.431-431
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• 2004

• 한국음향학회지
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• 제18권5호
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• pp.52-57
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• 1999

고속 데이타를 전송하기 위하여 높은 스펙트럼 효율의 QAM 변조기를 설계하는 것은 매우 중요하다. 본 논문에서는 대표적인 16-QAM 변조기를 직접 디지탈 주파수 합성기(DDFS)를 응용하여 설계하였다. 직접 디지탈 주파수 합성기는 외부 주파수 설정에 의해 디지탈 방식으로 원하는 주파수의 정현파를 출력한다. 발생되는 위상 증가 값을 제어하여 정확한 위상변조를 할 수 있으며, 진폭 성분의 변화는 D/A 컨버터의 출력에서 발생하는 진폭을 변화시켜 진폭 변조하여, 전체적인 QAM 변조기를 설계한다. glitch와 같은 고조파 성분의 억제를 위하여 DDFS를 이중구조 형태로 설계하여 개선된 출력파형을 확인하였다. 회로 설계는 P-SPICE를 사용하였다. 아날로그 디지탈 혼합모드로 시뮬레이션하여 16-QAM 변조 파형을 확인하였고, 출력 데이터의 성상도를 출력하여 설계되어진 결과를 확인하였다.

• 한국정보통신학회논문지
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• 제6권8호
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• pp.1283-1291
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• 2002

본 논문에서는 DDFS로 구동하는 PLL을 Q-logic cell based library를 사용하여 schematic 상에서 설계하고 FPGA 0L32$\times$16B를 사용하여 구현하였으며, 측정 결과 주파수 합성기의 스위칭 속도는 DDFS에 사용되는 레지스터 단수와 같다는 결론을 얻을 수 있었다 시뮬레이션 결과 클럭지연은 11클럭 후에 발생되는 것을 알았고, 입력 상태가 랜덤하게 들어온다면 출력에 영향이 있음을 알았다. 따라서 입력상태가 일정간격을 가지게 함으로써 PLL을 구동하기 위한 DDFS는 잡음정형기를 사용하는 것이 좋으며, 또한 D/A 변환기의 대역이 매우 넓어야 하고, PLL의 스위칭 속도보다는 작은 입력 컨트롤 워드의 변화가 바람직하다는 것을 알 수 있다.

• 전자공학회논문지D
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• 제36D권5호
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• pp.36-43
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• 1999

새로운 방식의 직접 디지털 주파수 합성기(Direct Digital Frequency Synthesizer, DDFS)의 설계방식을 제시하였다. 배열형 CORDIC(Coordinate Rotate Digital Computer)을 해석함에 있어서 오차의 크기를 계산하였다. 오차에는 계산회수의 부족에서 발생하는 ‘반복회수오차’와 제한된 데이터 비트수를 사용함으로써 계산에 사용하지 못하는 유효숫자 이하를 버림으로써 발생하는‘절단오차’로 분류할 수 있다. 실제로 각 비트별로 오차를 측정해 보면 8비트시 7단, 16비트시 12단, 24비트시 20단으로 근최적화된 파이프라인 단수를 얻을 수 있었다. 이 DDFS는 FPGA칩으로 구현되었고, 측정결과 235MHz의 구동 클럭에서 안정된 동작을 보였으며, 11.75MHz의 최대 출력 주파수를 발생시켰다. 위상별 진폭값을 ROM에 저장하는 기존의 방식에 비하여, 보다 높은 정밀도와 처리속도를 보이며, 제조공정 역시 단순해 질 것이다. 특히 같은 비트를 채택한 경우 롬방식에 비하여 5배정도의 높은 정밀도를 얻었다.

• 융합신호처리학회논문지
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• 제12권4호
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• pp.291-297
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• 2011

본 논문에서는 DPCM 방식의 차동 양자화 기술 및 병렬 기법을 응용하여 새로운 ROM 압축방식을 사용한 고속의 저 전력 직접디지털 주파수 합성기를 제안하고 FPGA를 사용하여 설계 및 제작한다. ROM 크기를 줄이기 위해 사인파를 표본화하여 양자화된 값을 양자화 ROM(Quantized ROM : Q-ROM)에 저장하고 각 표본화 사이클 차동 양자화하여 차동 ROM(Differential ROM : D-ROM)에 저장한다. 또한 낮은 클럭에서 동작하는 위상 누적기를 병렬로 2개 연결하여 높은 주파수를 생성하는 위상-사인 변환기를 설계 및 제작한다. 이를 사용함으로써 67.5%의 ROM 사이즈를 감소시킬 수 있고 ROM의 크기를 줄여 전력 소모를 줄일 수 있을 뿐만 아니라 고속의 직접 디지털 주파수 합성기를 설계 및 제작할 수 있다.

• 전자공학회논문지D
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• 제34D권3호
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• pp.41-51
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• 1997

In this study, two types of the direct digital frequency synthesizers (DDFS) designed and implemented using 1.0.mu.m CMOS gatearray(SOG) technolgoies are interoduced. To analize the effect of the number of phase bits(L), address data bits(A), and DAC bits (D) on the output spectrums of the DDFSs, the NCO-based BCD-DDFS composed of L=24, A=14, and D=8, and the improved binary-DDFS composed of L=24, A=8, and D=10 have been studied. The chips have been designed with and without a noise shapper to reduce spurious noises due to phase truncation and reduced sine ROM in output spectrum.