• 한국정보통신학회논문지
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• 제10권1호
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• pp.104-110
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• 2006

고정도, 저주파용 데이터 변환기로 사용되어온 델타-시그마 변환기는 그 출력 단에 1 bit 혹은 multi-bit 양자화기(ADC)를 사용할 수 있다. 이 중 multi-bit 양자화기를 사용하는 경우 궤환회로에도 multi-bit DAC을 사용하여야 하며 시스템의 데이터 변환 정확도는 DAC의 비선형성에 직접적인 영향을 받는다. 이 영향을 최소화하여 델타-시그마 변환기의 변환 정확도를 높이기 위해서는 DAC에 사용되는 단위 데이터 변환소자 간의 오차가 시스템에 미치는 영향을 최소화 하여야한다. 이 과정 즉 Dynamic Element Matching을 위하여 제안된 4가지 방안(DER, CLA, ILA, DWA)을 비교 설명하였다. 그리고 각 방안을 사용하였을 때 시스템 출력의 잡음 특성을 비교 하였다. 이중 DWA(Data Weighted Averaging) 방안이 가장 우수한 출력 특성을 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.420-423
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• 2015

이진가중치 전하재분배 DAC는 커패시터를 기반으로 구동하고 커패시터 값에 따라서 데이터 변환을 시킨다. 전하재분배 DAC의 성능을 결정하는 가장 중요한 요소는 정확한 커패시터와 트랜지스터 소자들의 크기와 특성의 보장이다. 그러나 고해상도의 DAC에서는 회로의 레이아웃 설계시의 mismatch와 칩의 공정변화에 의해 다양한 기생소자 성분 발생과 소자특성의 변화를 피하기는 매우 어렵다. 이러한 소자 mismatch는 DAC 각 비트의 해당 아날로그 값에 비선형 오차를 발생시켜 SNDR 성능저하를 가져오게 된다. 본 논문에서는 커패시터 mismatch에 의한 DAC의 데이터 오차를 감지하고 이를 보상하는 방법을 제안한다. 제안된 방법은 2개의 동일한 DAC를 사용한다. 2개의 DAC는 고정된 차이를 가진 2개의 디지털 입력을 사용함으로써 각각 데이터가 변환된다. 비교기는 허용되는 차이 보다 큰 비선형 오차를 찾을 수 있다. 우리가 제안하는 보정 방법은 비교기가 오차를 제거 할 때 까지 DAC의 커패시터 사이즈를 바꾸면서 미세한 조정을 할 수 있다. 시뮬레이션은 12bit 이진가중치 전하재분배 디지털-아날로그 변환기의 커패시터 mismatch 보정과 비선형 오차를 효과적으로 감지하는 방법을 나타낸다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.149-155
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• 2015

본 논문에서는 선형성이 개선된 5MHz의 샘플링 주파수를 가지는 10-비트 디지털/아날로그 변환기를 제안한다. 제안하는 디지털/아날로그 변환기는 10-비트 R-2R 기반 디지털/아날로그 변환기, rail-to-rail 입력 범위의 차동 전압증폭기를 이용하는 출력버퍼, 그리고 바이어스 전압을 위한 밴드-갭 기준전압 회로로 구성된다. R-2R 디지털/아날로그 변환기의 2R 구현에 스위치를 위해 사용되는 인버터의 turn-on 저항 값을 포함하여 설계함으로 선형성을 개선시킨다. DAC의 최종 출력 전압 범위는 출력버퍼에 차동전압증폭기를 이용함으로 R-2R의 rail-to-rail 출력 전압으로부터 $2/3{\times}VDD$로 결정된다. 제안된 디지털/아날로그 변환기는 1.2V 공급전압과 1-poly, 8-metal을 이용하는 130nm CMOS 공정에서 구현되었다. 측정된 디지털/아날로그 변환기의 동적특성은 9.4비트의 ENOB, 58dB의 SNDR, 그리고 63dBc의 SFDR이다. 측정된 DNL과 INL은 -/+0.35LSB 미만이다. 제작된 디지털/아날로그 변환기의 면적과 전력소모는 각각 $642.9{\times}366.6{\mu}m^2$과 2.95mW이다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2018년도 춘계학술발표대회
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• pp.484-485
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• 2018

DAC 는 디지털-아날로그 변환 회로는 디지털 전기 신호를 아날로그 전기 신호로 변환하는 전자 회로이다. 특히 최근 음성 신호는 그 효율성 및 경제성 때문에 디지털 데이터 형태로 저장/전송되고 있어 DAC 는 음성 관련 사업에서 필수적으로 쓰이고 있다. 본 논문은 음성 신호의 디지털-아날로그 변환 시 DAC 의 성능에 대한 분석 및 시험 결과를 소개한다.

• 전자공학회논문지
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• 제54권2호
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• pp.47-52
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• 2017

본 논문에서는 생체 신호 처리를 위한 중간 속도를 갖는 A/D 변환기 설계를 위하여 1.8V 전원의 CMOS SAR(Successive Approximation Register) A/D 변환기를 설계하였다. 본 논문에서 C-DAC Array의 MSB단을 4분할하여 선형성을 향상시킨 10비트 SAR A/D 변환기 설계를 제안한다. 아날로그 입력이 인가되는 MSB 단의 전하가 충전되는 시간을 확보하여 선형성을 높였다. MSB단이 아날로그 입력을 샘플링하는 블록이기 때문에 초기 값을 보다 정교하게 받아들이는 원리를 통해 선형성을 확보하였다. C-DAC에서 Split 커패시터를 사용하여 면적을 최소화하고, 전력을 감소시켰다. 제안된 SAR A/D 변환기는 0.18um CMOS 공정을 이용하여 설계하였고, 공급 전압 1.8V에서 4MS/s의 변환속도를 가지며, 7.5비트의 ENOB(Effective Number of Bit)이 측정되었다. $850{\times}650um^2$의 면적, 총 전력소모는 123.105uW이고, 170.016fJ/step의 FOM(Figure of Merit)을 확인할 수 있다.

• 전기학회논문지
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• 제68권1호
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• pp.90-97
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• 2019

The charge redistribution digital-to-analog converter(CR-DAC) is often used for successive approximation register analog-to-digital converter(SAR ADC) that requiring low power consumption and small circuit area. However, CR-DAC is required 2 to the power of N unit capacitors to generate reference voltage for successive approximation of the N-bit SAR ADC, and many unit capacitors occupy large circuit area and consume more power. In order to improve this problem, this paper proposes SAR ADC using series capacitor DAC. The series capacitor DAC is required 2(1+N) unit capacitors to generate reference voltage for successive approximation and charges only two capacitors of the reference generation block. Because of these structural characteristics, the SAR ADC using series capacitor DAC can reduce the power consumption and circuit area. Proposed SAR ADC was designed in CMOS 180nm process, and at 1.8V supply voltage and 500kS/s sampling rate, proposed 6-bit SAR ADC have signal-to-noise and distortion ratio(SNDR) of 36.49dB, effective number of bits(ENOB) of 5.77-bit, power consumption of 294uW.

• 대한전자공학회논문지TC
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• 제42권11호
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• pp.61-66
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• 2005

본 논문은 WLAN에 이용되는 상위 6비트 온도계 코드의 전류원 셀 매트릭스와 중간 2비트 온도계 코드의 전류원, 그리고 하위 2비트 이진 가중치 코드의 서브 블록으로 구성된 10비트 210MHz의 CMOS 전류구동 디지털-아날로그 데이터 변환기(DAC)을 설계하였다. 제안된 새로운 글리치 억제회로는 입력된 신호의 교차되는 위치를 조절함으로써, 글리치 에너지를 최소화하도록 설계하였다. 또한 제안된 10비트 DAC는 CMOS $0.35{\mu}m$ 2-poly 4-metal 공정을 이용하여 설계하였으며, 유효 칩 면적은 5mm2이다. 제안된 10비트 DAC 칩의 측정결과, 변환속도는 210MHz, DNL/INL은 각각 ${\pm}0.7LSB/{\pm}1.1LSB$이며, 글리치 에너지는 $76pV{\cdot}sec$이고, SNR은 50dB, SFDR은 53dB((a)200MHz), 전력소비는 83mW((a)3.3V)로 측정되었다.

• 전자공학회논문지 IE
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• 제43권3호
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• pp.6-12
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• 2006

이 논문은 100MHz 수준의 고속 신호 샘플링을 위해 글리치 최소화 기법을 적용한 8비트 100MHz CMOS D/A 변환기 (Digital to Analog Converter : DAC) 회로를 제안한다. 제안하는 DAC는 $0.35{\mu}m$ Hynix CMOS 공정을 사용하여 설계 및 레이아웃을 하였으며, 응용되는 시스템의 속도, 해상도 및 면적 등의 사양을 고려하여 전류 모드 구조로 적용되었다. D/A 변환기의 선형 특성은 설계한 Spec. 과 유사하였으며, $\pm$0.09LSB 정도의 DNL과 INL 오차가 측정되었다. 제작된 칩 테스트 결과에 대한 오동작의 원인을 분석하였으며, 이를 통하여 칩 테스트를 위한 고려사항 등을 제안하였다.

• 전기전자학회논문지
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• 제22권4호
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• pp.1012-1018
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• 2018

본 논문에서는 IoT 센서 처리를 위한 1.8V 공급전압의 CMOS SAR(Successive Approximation Register) A/D 변환기를 설계하였다. 본 논문에서 2개의 A/D 변환기를 병렬로 사용하여 샘플링 속도를 향상시킨 12비트 SAR A/D 변환기를 제안한다. 2개의 A/D 변환기 중 1개의 A/D 변환기는 12자리 비트를 모두 결정하고, 또 다른 A/D 변환기는 다른 A/D 변환기의 상위 6비트를 그대로 사용하여 전력소모와 스위칭 에너지를 최소화하였다. 두 번째 A/D 변환기는 상위 6비트를 결정하지 않기 때문에 컨트롤 회로와 SAR 로직이 필요하지 않아 면적을 최소화하였다. 또한 스위칭 에너지는 커패시터 용량과 C-DAC 내 전압 변화가 클수록 값이 커지는데 두 번째 A/D 변환기는 상위 6비트를 결정하지 않아 스위칭 에너지를 줄일 수 있다. 또한 커패시터 내 스플릿 커패시터 용량을 유닛 커패시터 용량과 동일하게 회로를 구성하여 C-DAC 내 공정오차를 줄일 수 있다. 제안하는 SAR A/D 변환기는 180nm CMOS 공정을 이용하여 설계하였고, 1.8V의 공급전압, 10MS/s의 변환속도, 10.2비트의 ENOB(Effective Number of Bit)이 측정되었다. 핵심 블록의 면적은 $600{\times}900um^2$, 총 전력소모는 $79.58{\mu}W$, FoM(Figure of Merit)는 6.716fJ/step로 확인할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.225-228
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• 2012

본 논문은 8-비트 디코더, 2-비트 시간-인터폴레이터, 그리고 출력 버퍼로 구성된 10-비트 시간-인터폴레이션 디지털-아날로그 변환기를 제안한다. 제안하는 시간-인터폴레이션 기법은 RC 로우패스 필터에 의한 시정수를 이용해서 charging time을 조절하여 아날로그 값을 결정하는 방법이다. 또한 시간-인터폴레이터를 구현하기 위해 공정 변화를 최소화하기 위해 레플리카 회로를 포함한 제어 펄스 발생기를 제안한다. 제안하는 10-비트 시간-인터폴레이션 디지털-아날로그 변환기는 3.3 V $0.35{\mu}m$ 1-poly 6-metal CMOS 공정을 이용하여 설계된다. 설계된 10-비트 시간-인터폴레이션 디지털-아날로그 변환기의 면적은 기존의 10-비트 저항열 디지털-아날로그 변환기의 61%를 차지한다. 그리고 시뮬레이션 된 DNL과 INL은 각각 +0.15/-0.21 LSB와 +0.15/-0.16 LSB이다.