• 대한전자공학회논문지SD
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• 제46권9호
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• pp.7-13
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• 2009

본 논문은 채널당 3.125Gb/s의 전송률을 갖는 다채널 송수신기의 설계를 다룬다 신호 전송 방식은 노이즈에 강하고 전력 소모가 작은 LVDS 구동 회로를 이용하였으며, 제안한 프리-엠퍼시스 회로를 사용하여 송신기의 속도를 향상시켰다. 수신기의 경우, 이중 보간 방식을 기반으로 1/4-rate 클록을 이용하는 저전력 CDR(clock and data recovery)을 제안하였다. 제안한 CDR은 1/2-rate 클록 방식과 동일한 공급 클록 수를 유지하면서 각각의 복원부에서 추가로 필요한 클록을 플립플롭을 이용하지 않고 인버터만으로 생성한다. 이로써 클록 생성기의 주파수를 낮추어 고속 전송을 가능케 하였으며, 공급 클록의 수를 증가시키지 않고 1/4-rate 주파수의 클록을 이용함으로써 CDR을 저전력화하였다. 테스트용 칩은 2개의 채널로 구성되어 있으며 $0.18{\mu}m$ 표준 CMOS 공정을 이용하여 제작되었다. 측정 결과 송신기의 출력 데이터 지터는 100ps(0.3lUI)이며 수신기의 복원 클록의 지터는 47.33ps로 이는 클록 주기의 약 3.7%에 해당한다. 전체 칩의 면적은 $3.5mm^2$이며 전력 소모는 채널당 119mW이다.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.899-905
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• 2017

본 논문은 2.496Gb/s 데이터 레이트를 갖는 mobile industry processor interface (MIPI) M-PHY를 위한 기준 클록이 없는 이중 루프 클록 데이터 복원 회로(CDR : Clock and Data Recovery Circuit)를 제안한다. 제안하는 클록 데이터 복원회로는 적응형 루프 대역폭 조절 기법을 사용하여 적은 타임 지터를 가지면서 빠른 고정 시간을 가질 수 있다. 클록 데이터 복원회로는 주파수 고정 루프와 위상 고정 루프로 이루어진다. 제안하는 2.496Gb/s 기준 클록이 없는 이중 루프 클록 데이터 복원 회로는 1.2V 공급 전압을 갖는 65nm CMOS 공정을 이용하여 설계되었다. 2.496Gb/s pseudo-random binary sequence (PRBS)15 입력에서 시뮬레이션 된 출력 클록의 타임 지터는 $9.26ps_{p-p}$이다. 클록 데이터 복원 회로의 면적과 전력 소모는 각각 $400{\times}470{\mu}m^2$와 6.49mW이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권3호
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• pp.185-192
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• 2013

In this paper, a clock and data recovery (CDR) circuit that supports triple data rates of 1.62, 2.7, and 5.4 Gbps for DisplayPort 1.2 standard is described. The proposed CDR circuit covers three different operating frequencies with a single VCO switching the operating frequency by the 3-bit digital code. The prototype chip has been designed and verified using a 65 nm CMOS technology. The recovered-clock jitter with the data rates of 1.62/2.7/5.4 Gbps at $2^{31}$-1 PRBS is measured to 7/5.6/4.7 $ps_{rms}$, respectively, while consuming 11 mW from a 1.2 V supply.

• 한국정보전자통신기술학회논문지
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• 제11권4호
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• pp.331-339
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• 2018

IEEE 1588은 측정 및 제어 시스템에서 사용되는 네트워크의 정확한 시각 동기 표준(PTP, Precision Time Protocol)이다. Best Master Clock (BMC) 알고리즘은 PTP에서 최적의 마스터-슬레이브 계층을 선택하기 위해 사용한다. 슬레이브가 마스터와의 링크 장애 또는 현재의 시각 동기 에러가 발생하였을 때, BMC는 자동으로 다른 마스터 신호를 수신할 수 있도록 한다. 이때의 슬레이브 클럭은 마스터 신호의 장애 보상 시간 값에 따라 달라진다. 그러나 BMC 알고리즘에서는 마스터 클럭의 장애 발생에 따른 빠른 고장 복구 방안은 전혀 고려하지 않았다. 이에 본 논문에서는 네트워크 본딩 (Bonding) 기술을 적용하여 마스터 클럭의 장애에 따른 빠른 복구 방안을 제시하였다. 본 연구는 리눅스 시스템의 PTP livery 데몬(Ptpd)과 IEEE 1588의 특정 프로파일을 사용하였으며, 본딩 모드를 통해서 제어하도록 하였다. 네트워크 본딩 기술은 둘 이상의 네트워크 인터페이스 신호를 하나의 네트워크 인터페이스에 전송하기 위해 신호를 결합하는 과정에 대한 것으로, 네트워크의 이중화와 성능 향상을 제공한다. 본딩 기술은 만약 하나의 링크에서 장애가 발생하면, 본딩되어 있는 다른 링크를 통해서 즉각적으로 신호 전달이 가능하기에 네트워크의 이중화 또는 부하 분산 등에 사용한다. IEEE 1588만 적용한 것과 대비하여 IEEE 1588 기술과 네트워크 본딩 기술을 결합한 네트워크 복구 기술의 뛰어난 성능을 본 논문을 통하여 증명하였다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.28-33
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• 2006

본 논문은 시리얼 링크를 위한 레퍼런스 클록이 없고 4x 오버샘플링 방식의 위상 및 주파수 검출기 구조를 갖는 하프 레이트 클록 및 데이터 복원 회로를 제안하였다. 위상 검출기는 4개의 업/다운 신호를 생성함으로써 위상 에러를 검출하고, 주파수 검출기는 위상 검출기 출력에 의해 만들어진 업/다운 신호를 이용하여 주파수 에러를 검출한다. 그리고 위상 검출기와 주파수 검출기의 여섯 개 신호는 전하 펌프로 흘러 들어가는 전류의 양을 조절한다. 네 개의 차동 버퍼로 구성된 VCO는 4x 오배샘플링을 위한 8개의 클록을 생성한다. 0.18um CMOS 공정을 사용하였고, 실험 결과 제안된 회로는 3.125Gbps의 속도로 클록과 데이터를 복원해 낼 수 있었다. 제안된 구조의 PD와 FD를 사용하여 24%의 넓은 트래킹 주파수 범위를 가진다. 측정된 클록의 지터(p-p)는 약 14ps였다. CDR은 1.8v의 단일 전원 공급기를 사용하였고, 전력소모는 약 140mW이다.

• 한국콘텐츠학회논문지
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• 제10권2호
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• pp.72-80
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• 2010

본 논문에서는 다중점 위상검출기(Phase detector: PD)를 이용한 1Gbps 클럭 및 데이터 복원(Clock and data recovery: CDR)회로를 제안한다. 제안된 위상검출기는 데이터의 천이 모서리와 클럭의 상승/하강 모서리 3점을 비교하여 up/down 신호를 생성한다. 기존의 위상검출기 회로는 클럭 주기의 배수 만큼의 up/down 펄스폭을 갖는 출력으로 전압제어발진기(Voltage controlled oscillator: VCO)를 조절하는 펄스폭변조(Pulse width modulation: PWM)방식을 사용한다. 제안된 위상검출기 회로는 클럭 반주기만큼의 up/down 펄스폭을 갖는 출력으로 전압제어발진기를 조절하는 펄스수변조(Pulse number modulation: PNM)방식을 사용하여, 전압제어발진기를 미세하게 조절함으로써 지터를 줄일 수 있다. 제안된 위상검출기를 이용한 클럭 및 데이터 복원회로는 1Gbps의 전송률을 갖는 231-1개의 랜덤 데이터를 이용하여 테스트되었고, 지터와 전력소비는 각각 7.36ps와 12mW로 저전력, 적은 지터의 특징을 보였다. 제안된 회로는 0.18um CMOS 공정에서 1.8V 전원으로 설계되었다.

• 한국통신학회논문지
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• 제26권6B호
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• pp.840-847
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• 2001

본 논문에서는 클럭 동기 회로에 사용되는 다차 함수 형태의 결합 필터를 선형 근사화 하는 알고리즘을 제안하고 이를 하드웨어로 구현한다. 정합 필터와 보간필터에 의한 클럭 동기회로는 수신기를 전 디지털 회로를 구현하기 위해 선호되지만 계산량이 증가하는 단점이 있다. 본 논문에서는 정합 필터의 임펄스 응답을 갖는 결합 보간 필터를 구현하고, base 함수의 적용을 선형 근사화 하여 필터의 계산량을 감소시켰다. 본 논문에서는 선형 근사화된 결합 보간 필터의 동작을 Matlab을 통한 시뮬레이션과 ALTERA Chip으로 테스트하였다.

• 전자공학회논문지
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• 제51권1호
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• pp.97-103
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• 2014

본 논문에서는 1/8-rate 위상검출기를 이용한 클록-데이터 복원회로를 제안한다. 기존의 full-rate 또는 half-rate 위상검출기의 사용은 동일 데이터 속도에서 복원된 클록의 주파수가 상대적으로 높아야 하므로 샘플링회로와 VCO의 설계에 부담으로 작용한다. 본 논문에서는 복원된 클록의 주파수를 낮추기 위해 1/8-rate 클록을 사용할 수 있는 위상검출기를 구성하고 Linear equalizer를 위상검출기 입력에 사용하여 복원된 클록의 지터를 감소시켰다. 테스트 칩은 0.13-${\mu}m$ CMOS 공정으로 제작되었고 입력은 3-Gb/s PRBS 데이터 패턴, 동작전압은 1.2-V에서 측정되었다.

• 한국통신학회논문지
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• 제26권12C호
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• pp.249-254
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• 2001

STM-1 체계의 광통신 수신부 광모듈에 내장하기 위한 리시버 ASIC을 0.65 $\mu\textrm{m}$ 실리콘 CMOS 기술을 이용하여 설계 제작하였다. 제작된 ASIC은 155.52 Mbps 데이터신호 재정형을 위한 제한 증폭기와 155.52 MHz 시스템 클럭을 추출하기 위한 클럭 복원 회로를 주축으로 구성되어 있다. 또한 이 리시버는 전원이 켜지는 초기 동작 상태에서나 동작 도중 데이터신호가 입력되지 않더라도 155.52 MHz 부근의 클럭 주파수를 유지하여 항상 안정된 동작을 할 수 있게 하기 위한 수렴 보조 회로 및 LOS 감지 회로도 내장하고 있다. 측정 결과 설계된 리시버는 5 mV-1 V의 넓은 입력 전압에 걸쳐 데이터 재정형이 이루어지며, 항상 안정된 클럭을 복원하고 있음을 알 수 있었다.

• ETRI Journal
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• 제44권5호
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• pp.859-874
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• 2022

This paper presents a low-power and lightweight human body communication (HBC) receiver with an embedded dummy electrode for improved signal acquisition. The clock data recovery (CDR) circuit in the receiver operates with a low supply voltage and utilizes a clock phase inversion scheme. The receiver is equipped with a main electrode and dummy electrode that strengthen the capacitive-coupled signal at the receiver frontend. The receiver CDR circuit exploits a clock inversion scheme to allow 0.9-V operation while achieving a shorter lock time than at 3.3-V operation. In experiments, a receiver chip fabricated using 130-nm complementary metal-oxide-semiconductor technology was demonstrated to successfully receive the transmitted signal when the transmitter and receiver are placed separately on each hand of the user while consuming only 4.98 mW at a 0.9-V supply voltage.