• 전기전자학회논문지
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• 제22권4호
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• pp.1025-1030
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• 2018

제안하는 4차 델타-시그마 변조기는 1개의 연산증폭기를 시분할 기법을 이용하여 4차 델타시그마 변조기를 구현한 구조를 이용하여 설계하였다. KT/C 잡음의 영향을 줄이기 위하여 첫 번째와 두 번째로 재사용하는 적분기의 적분 커패시터 사이즈를 크게 설계하였으며, 세 번째와 네 번째로 재사용하는 적분기의 적분 커패시터 사이즈는 작게 설계하였다. 다른 커패시터 용량을 한 개의 연산증폭기가 로드하기 때문에 안정도 문제를 해결하기 위하여 연산증폭기 단을 가변 하는 방법을 이용하였다. 전력을 절감하기 위하여, 1단으로 연산증폭기가 동작할 때 사용되고 있지 않는 2단을 구성하고 있는 CS증폭기와, 그 출력단에 붙어있는 연속모드 공통모드피드백회로 의 전류원을 차단하는 방법을 이용함으로써, 아이디어 적용전과 비교하였을 때, 15%의 전력 절감 효과를 얻었다. 제안한 변조기는 TSMC 0.18um CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 305.55uW의 전력을 소모하였다. 256kHz의 샘플링 주파수, OSR 128, 1.024MHz의 클럭주파수, 250Hz 의 입력 싸인 파형을 공급하였을 때, 최대 SNDR은 66.3dB, 유효비트수는 10.6bits, DR은 83dB로 측정되었다. Fom(Walden)은 98.4pJ/step, Fom(Schreier)는 142.8dB 로 측정되었다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.21-31
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• 2010

본 논문에서는 DisplayPort용 전자기기 또는 클록 발생을 요구하는 다양한 회로에서 발생 할 수 있는 전자방해(EMI) 현상을 줄일 수 있는 위상 동기 루프와 확산 대역 클록 발생기를 구현 하였다. 이 시스템은 기본적으로 송신용 위상 동기 루프와 확산 대역 클록 발생기 구현을 위한 전하펌프2 와 기준주파수 분주기 등으로 구성된다. 본 논문에서는 2.7Gbps/1.62Gbps DisplayPort 응용 회로에 적합 하도록 10개의 다중 위상 신호를 출력 할 수 있는 270MHz/162MHz 듀얼 모드 위상 동기 루프를 설계 하였고 추가적으로 1.35GHz/810MHz의 위상 동기 루프를 설계하여 지터를 크게 감소시킬 수 있는 구조를 제안하였다. 270MHz/162MHz 위상 동기 루프와 5:1 시리얼라이저 2개, 그리고 1.35GHz 위상 동기 루프와 2:1 시리얼라이저를 연동함으로써 지터 성분을 크게 줄일 수 있다. 위상 동기 루프에서 사용 된 주파수 전환 다중위상 전압제어 발진기와 더불어 DisplayPort 규격에 맞는 주파수 전환이 가능 하도록 분주기를 공유하고 50% duty ratio를 보장할 수 있는 주파수 분주기 구조를 제안 하였다. 또한, 지터를 줄이기 위해서 출력전류 오차를 크게 줄일 수 있는 전하펌프 구조를 제안 하였다. 0.13 um CMOS 공정을 사용하여 설계 하였으며, 270MHz/162MHz PLL의 칩 면적은 $650um\;{\times}\;500um$ 이고, 1.35GHz/810MHz PLL의 칩 면적은 $600um\;{\times}\;500um$ 이다. 270MHz/162MHz 위상 동기 루프 전압제어 발진기의 조절 범위는 330MHz이고, 위상 잡음은 1MHz 오프셋에서 -114cBc/Hz, 확산대역 클록 발생기의 확산 진폭도 는 0.5%이고, 변조 주파수는 31kHz이다. 전체 전력 소모는 48mW이다.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.117-124
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• 2009

본 논문에서는 UWB용 송수신기에서 LO 주파수를 생성해주는 주파수 합성기의 설계 결과를 보여주고 있다. 빠른 채널 스위칭 시간을 만족하기 위해서 1개의 PLL 과 여러 개의 분주기들과 SSB 믹서를 이용한 Sub-Band Generator로 구성하였으며, 전류 소모 및 면적을 최소화 하도록 설계하였다. 또한, 효과적인 주파수 플래닝을 통하여, 1개의 PLL로부터 생성된 636 MHz의 단일 주파수를 입력으로 받아 UWB Band Group 1 에 해당하는 3432 MHz, 3960 MHz, 4488 MHz의 중심 주파수를 발생시키는 Sub-Band Generator를 설계하였다. VCO의 튜닝 범위를 넓히면서도, 해상도를 높이기 위하여 MIM 커패시터, Varactor, DAC를 이용한 새로운 고 해상도 VCO 튜닝 기법을 제안하였다. 또한 본 논문에서 제안한 주파수 합성기의 구조는 기저 대역 모뎀의 ADC를 위한 클록을 공급하기 때문에 모뎀에서 ADC에 클록을 공급하기 위한 PLL을 제거할 수 있는 장점이 있다. VCO의 튜닝 범위는 1.2 GHz이며, 6336 MHz의 출력 주파수에서의 위상 잡음은 1 MHz 옵셋에서 -112 dBc/Hz 로 측정 되었다. UWB용 PLL 및 Sub-Band Generator는 0.13 ${\mu}m$ CMOS 공정으로 설계하였으며, 전체 Chip 면적은 2 ${\times}$ 2 mm2 이다. 전력 소모는 1.2 V 의 공급 전원에서 60 mW이다.

• 대한전자공학회논문지SP
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• 제48권6호
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• pp.18-26
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• 2011

엑티브 셔터 안경 기반 3DTV와 페시브 편광 필터 안경 방식 3DTV의 화질 비교는 최근에 이슈로 대두되고 있다. 엑티브 셔터 안경 방식 기술이 Full-HD 3D영상 구현이 가능함에도 불구하고 스테레오 영상에 대한 동기 신호의 전송, 수신, 및 재구성 과정 중에 내부/외부 잡음 환경에 영향을 받아 3D안경에 탑재된 동기화 프로세서 칩의 오동작으로 영상 플리커가 자주 발생한다. 이러한 문제를 극복하기 위해 동기 신호에 실리는 잡음의 제거 및 오차 보정을 추가적으로 수행하는 과정이 필요하며 이로 인해 추가로 소모되는 전력이 증가하고 있다. 본 논문에서는 3DTV 엑티브 셔터 안경을 위한 동기 신호 처리 프로세서를 구현하는 저 전력 이산 사건 (Discrete-Event) 기반 SoC (DE-SoC)칩을 제안한다. 이를 위해 이벤트 적재기와 소수점 타이머 하드웨어를 구현한다. 제안한 기법을 통해 실시간으로 수신되는 동기 수신 회로 구동을 최대한 지연시킴으로써 전력을 소모하는 하드웨어를 부분을 최소화 하며 소수점 타이머를 이용하여 동기 신호 수신 부를 완전히 정지시킨 상태에서도 일정 시간 동기를 유지하는 특성을 이용하여 무선 동기 수신부의 전력소모를 줄이고 외부 잡음의 영향을 완벽하게 차단할 수 있다. 제안한 기법을 위해 약 15,000개의 로직 게이트와 1Kbytes SRAM 버퍼를 추가로 사용한다. 그럼에도 불구하고 전력 소모는 기존대비 약 20%이하로 떨어질 뿐만 아니라 TV로부터 오는 동기 신호 없이도 2시간동안 1%정도의 동기 오차를 보여준다.

• Journal of Astronomy and Space Sciences
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• 제24권4호
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• pp.349-366
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• 2007

천체관측용 고효율 CCD 카메라 시스템과 제어소프트웨어의 독자개발의 시도로 KODAK사의 KAF-0401E($768\;{\times}\;512$), KAF-1602E($1536\;{\times}\;1024$), KAF-3200E($2184\;{\times}\;1472$) 등 세 종류의 CCD를 바꾸어 가며 장착할 수 있는 범용 CCD 카메라 시스템을 개발하였다. 기본적인 자료 입출력과 제어는 병렬 포트뿐만 아니라 입출력 속도가 상대적으로 바른 USB 포트로도 가능하도록 만들었다. ${\pm}18V$를 전원공급기로부터 공급받아 ${\pm}15V$와 +5V로 정류시켜서 시스템의 전원으로 사용하고 열전냉각소자 및 셔터는 ${\pm}12V$와 +5V로 동작되도록 하였다. 개발된 CCD 카메라는 전자회로기판을 2단으로 구성해서 공간 효율을 높였고, 전자회로의 구성은 컴퓨터에서 만들어진 클락 신호를 입력받아 CCD 동작을 위한 신호패턴을 만들어 주는 부분, CCD로부터 받은 신호를 증폭해서 디지털 신호로 바꿔주는 부분, 이 신호를 4비트씩 나누어서 병렬 포트에 전달하는 CCD 제어 부분과, 온도 센서의 신호를 디지털 신호로 바꾸어서 컴퓨터로 전달하는 온도제어 부분으로 이루어져 있다. 최대 냉각능력은 상온대비 ${\Delta}33^{\circ}C$이고, 이 온도 범위에서 약 $0.4^{\circ}C$의 정밀도로 제어 할 수 있다. 제작된 CCD 카메라 시스템의 읽기잡음은 $6e^-$이고, 이득은 $5e^-/ADU$이다. 모두 10대의 카메라가 만들어졌으며, CCD 카메라들은 작동시험에서 모두 만족한 결과를 얻었다.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.1-9
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• 2009

본 논문에서는 디스플레이 시스템을 위한 소면적 12-bit 300MSPS의 D/A 변화기(DAC)를 제안한다. 최근 SoC(System-On-Chip) 경향에 맞는 소면적 DAC를 구현하기 위한 전체적인 구조는 6-MSB(Most Significant Bit) + 6-LSB(Least Significant Bit)의 full matrix 구조로 설계 하였다. 고해상도 동작에 요구되는 output impedance을 만족하는 monitoring bias 구조, 고속 동작 및 소면적 디지털 회로 구성을 위하여 logic과 latch 및 deglitching 역할을 동시에 할 수 있는 self-clocked switching logic을 각각 제안하였다. 설계된 DAC는 Samsung $0.13{\mu}m$ thick gate 1-poly 6-metal N-well CMOS 공정으로 제작되었다. 제작된 DAC의 측정결과 INL (Integrated Non Linearity) / DNL (Differential Non Linearity)은 ${\pm}3LSB$ / ${\pm}1LSB$ 이하로 나타났으며, 300MHz 샘플링 속도와 15MHz의 출력신호에서 SFDR은 약 70dB로 측정되었다. DAC의 유효면적은 $0.26mm^2$ ($510{\mu}m{\times}510{\mu}m$)로 기존의 DAC에 비하여 최대 40% 감소된 초소면적으로 구현되었으며, 최대 전력 소모는 100mW로 측정되었다.

• 대한전자공학회논문지SD
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• 제47권9호
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• pp.14-23
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• 2010

본 논문에서는 유럽에서 사용되는 이동형 디지털 방송인 DVB-T/H 신호를 수신 및 신호처리 가능한 DVB-T/H SiP를 제작하였다. DVB-T/H SiP는 칩이 PCB 내부에 삽입될 수 있는 IC-임베디드 PCB 공정을 적용하여 설계되었다. DVB-T/H SiP에 삽입된 DVB-T/H IC는 신호를 수신하는 RF 칩과 어플리케이션 프로세서에서 활용할 수 있도록 수신된 신호를 변환하는 디지털 칩 2개를 원칩화한 모바일 TV용 SoC 이다. SiP 에는 DVB-T/H IC를 동작하기 위해 클럭소스로써 38.4MHz의 크리스탈을 이용하고, 전원공급을 위해 3MHz로 동작하는 DC-DC Converter와 LDO를 사용하였다. 제작된 DVB-T/H SiP는 $8mm{\times}8mm$ 의 4 Layer로 구성되었으며, IC-임베디드 PCB 기술을 사용하여 DVB-T/H IC는 2층과 3층에 배치시켰다. 시뮬레이션 결과 Ground Plane과 비아의 확보로 RF 신호선의 감도가 개선되었으며 SiP로 제작하는 경우에 Power 전달선에 존재하는 캐패시터와 인덕터의 조정이 필수적임을 확인하였다. 제작된 DVB-T/H SiP의 전력 소모는 평균 297mW이며 전력 효율은 87%로써 기존 모듈과 동등한 수준으로 구현되었고, 크기는 기존 모듈과 비교하여 70% 이상 감소하였다. 그러나 기존 모듈 대비평균 3.8dB의 수신 감도 하락이 나타났다. 이는 SiP에 존재하는 DC-DC Converter의 노이즈로 인한 2.8dB의 신호 감도 저하에 기인한 것이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.37-47
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• 2006

본 논문에서는 Digital Video Broadcasting (DVB), Digital Audio Broadcasting (DAB) 및 Digital Multimedia Broadcasting (DMB) 등과 같이 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 무선 통신 시스템을 위한 10b 25MS/s $0.8mm^2$ 4.8mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 해상도 및 속도 사양을 만족시키면서 동시에 면적 및 전력 소모를 최소화하기 위해 2단 파이프라인 구조를 사용하였으며, 스위치 기반의 바이어스 전력 최소화 기법(switched-bias power reduction technique)을 적용하여 전체 전력 소모를 최소화하였다. 입력단 샘플-앤-홀드 증폭기는 낮은 문턱전압을 가진 트랜지스터로 구성된 CMOS 샘플링 스위치를 사용하여 10비트 이상의 해상도를 유지하면서, Nyquist rate의 4배 이상인 60MHz의 높은 입력 신호 대역폭을 얻었으며, 전력소모를 최소화하기 위해 1단 증폭기를 사용하였다. 또한, Multiplying D/A 변환기의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 사용하여 바이어스 전류를 제어함으로써 10비트의 해상도에서 응용 분야에 따라서 25MS/s 뿐만 아니라 10MS/s의 동작 속도에서 더 낮은 전력 사용이 가능하도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며 측정된 최대 DNL 및 INL은 각각 0.42LSB 및 0.91LSB 수준을 보인다. 또한, 25MS/s 및 10MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56dB, 65dB이고, 전력 소모는 1.2V 전원 전압에서 각각 4.8mW, 2.4mW이며 제작된 ADC의 칩 면적은 $0.8mm^2$이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.