• 제어로봇시스템학회:학술대회논문집
• /
• 제어로봇시스템학회 2003년도 ICCAS
• /
• pp.948-950
• /
• 2003

In this literature, the CMOS current mode fout quadrant differentiator circuit is proposed. The implementation is base on an appropriate input stage that converts the input current into a compressed voltage at the input capacitor ($C_{gs}$) of the CMOS driver circuit. This input voltage use as the control output current which flow to the output node by passing through a MOS active load and use it as the feedback voltage to the input node. Simulation results with level 49 CMOS model of MOSIS are given to demonstrate the correct operation of the proposed configuration. But the gain of the circuit is too low so the output differentiate current also low. The proposed differentiator is expected to find several applications in analog signal processing system.

• 대한전자공학회논문지
• /
• 제24권3호
• /
• pp.517-526
• /
• 1987

This paper proposes a new testable design for Zipper CMOS circuits. This design provides an additional feedback loop (called self oscillation loop) whichin the circuit, for testability. The circuit is tested only by observing the oscillation on the loop. The design can be applied to the multistage as well as the single stage, and can detect multiple faults which are undetectable by the conventional testing method. The application and evaluation of test patterns become easy and fault-free responses are not necessary. If the conventional testing method is applied to the sequential Zipper CMOS circuit with the LSSD design technique, it has the serious defect that the initial value may change due to intermediate test patterns and much time taken to apply the necessary test patterns. By using the proposed design, however, the sequential Zipper CMOS circuit with the LSSD design technique can be easily tested without such a defect. Also, the validity of the design is verified by performing the circuit level simulation.

• 한국지능시스템학회논문지
• /
• 제16권5호
• /
• pp.627-634
• /
• 2006

CMOS 인버터 특성곡선의 기울기를 조절하는 방법과 y축으로 이동할 수 있는 방법을 제안하였다. 기울기의 변경과 y축으로 이동은 트랜지스터의 문턱 값을 조절하는 방법을 사용하였다. 그리고 특성곡선의 중심에서는 두 트랜지스터 모두 포화영역에 머물러 있음에 착안하여, 단극성 뉴런의 특성곡선을 만드는 방법을 제안하였다. 제안된 방법은 회로레벨의 시뮬레이션을 통해 검증하였으며, 회로레벨의 시뮬레이션은 OrCAD사의 PSpice(Professional Simulation Program with Integrated Circuit Emphasis)를 사용하였다.

• 전자공학회논문지B
• /
• 제28B권11호
• /
• pp.859-865
• /
• 1991

The paper proposes a design of high-speed dynamic CMOS PLA (Programmable Logic Array) which performs stable circuit operation. The race problem which nay occur in a NOR-NOR implementation of PLA is free in the proposed dynamic CMOS PLA by delaying time between the clocks to the AND- and to the OR-planes. The delay element has the same structure as the product line of the longest delay in the AND p`ane. Therefore it is unnecessary to design the delay element or to calculate correct delay time. The correct delay generated by the delay element makes the dynamic CMOS PLA to perform correct and stable circuit operation. Theproposed dynamic CMOS PLA has few variation of switching delay with the increasing number of inputs or outputs in PLA. It is verified by SPICE circuit simulation that the proposed dynamic CMOS PLA has the better performance over existing dynamic CMOS PLA's.

• 전자공학회논문지C
• /
• 제34C권1호
• /
• pp.1-11
• /
• 1997

A BiCMOS circuit consists of the CMOS part which performs the logic function, and the bipolar part which drives output load. In BiCMOS circuits, transistor stuck-open faults exhibit delay faults in addition to sequential beavior. Also, stuck-on faults enhanced IDDQ (quiscent power supply current) at steady state. In this paper, a method is proposed which efficiently generates test patterns to detect stuck-open faults and stuck-on faults in BiCMOS circuits. The proposed method divides the BiCMOS circuit into pull-up part and pull-down part, and generates test patterns detect faults occured in each part by structural property of the BiCMOS circuit.

• 한국정보통신학회논문지
• /
• 제13권9호
• /
• pp.1837-1844
• /
• 2009

본 논문에서는 전류모드 CMOS에 의한 2변수 3치 가산기 회로와 승산기 회로를 구현하였다. 제시된 전류모드 CMOS에 의한 3치 가산기 회로와 승산기 회로는 전압 레벨로 동작하며, HSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시 된 회로들은 $0.180{\mu}m$ CMOS 표준 기술을 사용하여 HSpice로 시뮬레이션 하였다. 2 변수 3치 가산기 및 승산기 회로의 단위 전류 $I_u$는 $5{\mu}A$로 하였으며, NMOS의 길이와 폭 W/L는 $0.54{\mu}m/0.18{\mu}m$이고, PMOS의 길이와 폭 W/L는 $1.08{\mu}m/0.18{\mu}m$이다. VDD 전압은 2.5V를 사용하였으며 MOS 모델은 LEVEL 47으로 시뮬레이션 하였다. 전류모드 CMOS 3치 가산기 및 승산기 회로의 시뮬레이션 결과에서 전달 지연 시간이 $1.2{\mu}s$이며, 3치 가산기 및 승산기 회로가 안정하게 동작하여 출력 신호를 얻는 동작 속도가 300MHz, 소비 전력이 1.08mW임을 보였다.

• 대한전자공학회논문지SD
• /
• 제37권1호
• /
• pp.83-91
• /
• 2000

본 논문은 수 만 개 이상의 소자로 구성된 대규모 배선 회로를 SPICE와 같은 회로 시뮬레이터로 분석할 수 있도록 그 규모를 축소 시키는 새로운 방법을 제안하고 있다. 이 방법은 배선 회로의 구조 분석과 Elmore 시정수에 바탕을 둔 여러 가지 규칙들을 사용하여 회로 소자 개수를 줄여나가는 기존의 방법과 근본적으로 다른 접근 방식이다. AWE 기법을 사용하여 CMOS 게이트 구동 측성 모델을 구하고, 이 모델에 배선 회로를 연결하여 타임 모멘트를 계산한 다음, 이와 동일한 모멘트를 갖는 등가 RC 회로를 합성하는 과정을 거친다. 이 방법을 사용하면 배선 회로를 구동하는 CMOS 게이트의 특성을 높이는 수준의 정확도로 방영할 수 있을 뿐만 아니라, 압축된 회로의 크기가 원래 배선 회로에 포함되어 있던 소자의 개수와 관계없이 출력 노드의 개수에 비례하여 결정되므로, 대규모 배선 회로에 대해서 압축율이 극히 우수하다. 이 방법을 C 프로그램으로 구현하여 0.5${\mu}m$ CMOS ASIC 제품에 적용한 결과, 99% 이상의 극히 우수한 압축율을 보였으며, 원래의 배선 회로 대비 지연 시간 측면에서 1~10%의 오차를 갖는 정확도를 나타내었다.

• 한국전자통신학회논문지
• /
• 제3권2호
• /
• pp.79-85
• /
• 2008

다양한 무선통신 방식이 출현함에 따라 배터리 수명과, 저전력 동작이 중요시되면서 무선 통신용 LSI는 SI circuit을 이용하는 analog current-mode signal processing을 주목하고 있다. 그러나 SI (Switched-Current) circuit을 구성하는 current memory는 clock-feedthrough의 문제점을 갖는다. 본 논문에서는 current memory의 문제점인 clock-feedthrough의 일반적인 해결방안으로 CMOS switch의 연결을 검토하고, current memory 성능 개선의 설계방안을 제안하기 위하여 CMOS switch 간의 width의 관계를 도출하고자 한다. Simulation 결과, memory MOS의 width가 20um, input current와 bias current의 ratio가 0.3, CMOS switch nMOS의 width가 2~6um일 경우에 CMOS switch 간의 width는 $W_{Mp}=5.62W_{Mn}+1.6$의 관계로 정의되고, CMOS switch nMOS의 width가 6~10um일 경우에 CMOS switch 간의 width는 $W_{Mp}=2.05W_{Mn}+23$의 관계로 정의되는 것을 확인하였다. 이 때 정의된 MOS transistor의 관계는 memory MOS의 성능향상을 위한 설계에 유용한 지침이 될 것으로 기대된다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1998년도 추계종합학술대회 논문집
• /
• pp.1077-1080
• /
• 1998

In this paper, a simple low-power current-mode CMOS wotage reference circuit is proposed. The reference circuit of enhancement-mode MOS transistors and resistors. Temperature compensation is made by adding a current component proportional to a thermal voltage to a current component proportional to a threshold voltage. The designed circuit has been simulated using a $0.65\mu\textrm{m}$ n-well CMOS process parameters. The simulation results show that the reference circuit has a temperature coefficient less than $7.8ppm/^{\circ}C$ and a power-supply(VDD) coefficient less than 0.079%/V for a temperature range from $-30^{\circ}C$ to $130^{\circ}C$ and a VDD range from 4.0V to 12V. The power consumption is 105㎼ for VDD=5V and $T=30^{\circ}C.$ The proposed reference circuit can be designed to generate a wide range of reference voltages owing to its current-mode operation.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2005년도 심포지엄 논문집 정보 및 제어부문
• /
• pp.148-151
• /
• 2005

This paper proposes a high speed interface using redundant multi-valued logic for high speed communication ICs. This circuit is composed of encoding circuit that serial binary data are received and converted into parallel redundant multi-valued data, and decoding circuit that convert redundant multi-valued data to parallel binary data. Because of the multi-valued data conversion, this circuit makes it possible to achieve higher operating speeds than that of a conventional binary logic. Using this logic, a 1:4 demultiplexer (DEMUX, serial-parallel converter) IC was designed using a 0.35${\mu}m$ standard CMOS Process. Proposed demultiplexer is achieved an operating speed of 3Gb/s with a supply voltage of 3.3V and with power consumption of 48mW. Designed circuit is limited by maximum operating frequency of process. Therefore, this circuit is to achieve CMOS communication ICs with an operating speed greater than 3Gb/s in submicron process of high of operating frequency.