• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2002년도 춘계학술발표논문집(상)
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• pp.1-5
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• 2002

본 논문에서는 UART(Universal Asynchronous Receiver-Transmitter)를 soft IP(Intellectual Property) 모듈 형태로써 VLSI 설계과정을 통하여 구현하였다. 이 모듈은 현재 각종 통신 디바이스에서 최하 말단에서 직렬 데이터를 시스템으로 받아들이거나 병렬 데이터를 직렬 라인에 실어 보내는 중요한 역할을 담당한다. 본 연구에서 설계한 UART는 간단한 모듈 형태로 제작되어 있어 Verilog-HDL을 사용하여 직렬 송ㆍ수신을 필요로 하는 시스템에 내장되어 사용될 수 있다. 본 논문에서는 설계 순서에 따라 UART를 설계하고 Simulation을 하고 Synopsys Tool을 사용하여 Compile 과 Synthesis 후 Gate Area 와 Belay를 검출해 내었다. 합성결과 0.25$\mu$m 공정의 CMOS Cell Library를 사용하였을 경우 전체 면적은 1,013 gate가 나왔다. 본 논문에서 설계한 UART의 최장경로가 최대 4.12ns로 나타났으며, 최대 동작 클럭 주파수는 200MHz 로써 150Mbps 이상의 전송 속도를 가진다.

• 전자공학회논문지SC
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• 제45권2호
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• pp.26-36
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• 2008

차동 전송 기술과 저 전압 스윙을 기반으로 하는 LVDS(Low Voltage Differential Signaling)는 저 전력으로 고속 데이터 전송을 필요로 하는 분야에 넓게 사용되어 왔다. 본 논문은 1.3 Gb/s 이상에서 동작하는 새로운 I/O 인터페이스 회로 기술을 소개한다. 기존의 LVDS 수신단에서 사용하는 차동 pre-amp 대신에 sense amplifier를 pre-amp로 사용하는 수신단을 제안하였으며 이러한 수신단은 LVDS 송신단 출력 전압을 상당히 줄이고 1.3 Gb/s 이상의 전송 속도를 제공할 수 있다. 또한 전력소비와 노이즈 특성을 더욱 향상시키기 위하여 종단 저항을 사용하는 대신 인덕턴스로 임피던스 매칭을 하는 방법을 소개하였다. LVDS 수신단의 pre-amp로 사용하는 differential amp와 sense amp의 입력 인덕턴스로 임피던스 매칭을 하기 위해 unfolded 임피던스 매칭의 새로운 방법을 제안하였다. 제안한 LVDS I/O 회로들의 성능 분석 및 평가를 위하여 0.35um TSMC CMOS 테크놀로지를 기본으로 HSPICE를 이용하여 시뮬레이션 하였으며, 약 12 %의 전력 이득과 약 18 %의 전송 속도 향상을 나타내었다.

• 한국전자파학회논문지
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• 제29권10호
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• pp.758-765
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• 2018

본 논문은 65-nm Complemetary Metal-Oxide-Semiconductor(CMOS) 공정으로 설계한 송신 1채널, 수신 2채널을 내장한 24 GHz 송수신 칩과 이 칩을 이용하여 제작한 24 GHz Frequency Modulated Continuous Wave(FMCW) 레이다 모듈을 제시한다. CMOS 송수신 칩은 14체배기, 저잡음 증폭기, 하향 변환 믹서, 전력 증폭기를 포함하고 있다. 송신 출력은 23.8~24.36 GHz 대역에서 10 dBm 이상이며, 위상 잡음은 1 MHz 오프셋에서 -97.3 dBc/Hz이다. 수신기는 25.2 dB의 변환 이득과 -31.7 dBm의 $P_{1dB}$를 갖는다. 송수신 칩은 모두 합해 295 mW를 소모하고 $1.63{\times}1.6mm^2$의 면적을 차지한다. 레이다 시스템은 FR4 기판과 저손실 듀로이드 기판을 적층하여, 저손실 기판위에 칩과 안테나 및 고주파 전송선을 배치하고, 바이어스 회로와 이득 블록, FMCW 신호 발생 블록은 FR4 기판에 집적하여 하나의 레이다 모듈을 구성하였다. 안테나는 패치 형태로 송신 안테나는 $4{\times}4$ 패치 안테나로 14.76 dBi의 안테나 이득을 수신 안테나는 $4{\times}2$ 패치 안테나로 11.77 dBi의 안테나 이득을 구현하였다. 코너 리플렉터를 사용하여 거리 및 방위각 탐지 실험을 수행하였고, 정상 동작을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.769-772
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• 2005

This paper describes a low-voltage and low-power channel selection analog front end with continuous-time low pass filters and highly linear programmable-gain amplifier(PGA). The filters were realized as balanced Gm-C biquadratic filters to achieve a low current consumption. High linearity and a constant wide bandwidth are achieved by using a new transconductance(Gm) cell. The PGA has a voltage gain varying from 0 to 65dB, while maintaining a constant bandwidth. A filter tuning circuit that requires an accurate time base but no external components is presented. With a 1-Vrms differential input and output, the filter achieves -85dB THD and a 78dB signal-to-noise ratio. Both the filter and PGA were implemented in a 0.18um 1P6M n-well CMOS process. They consume 3.2mW from a 1.8V power supply and occupy an area of $0.19mm^2$.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.31-38
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• 2011

고속 전송 시스템에 대한 수요가 증가함에 따라 채널의 제한된 대역폭을 극복하기 위한 적응형 등화기가 수신기에 널리 사용되고 있다. 수신기 칩의 테스트 비용을 절감하기 위하여 칩 내부에서 데이터의 아이 열림 정도를 측정할 수 있는 온 칩 eye-opening monitoring (EOM) 기술이 사용될 수 있다. 본 논문에서는 EOM 기능을 탑재한 10Gb/s 적응형 2탭 look-ahead decision feedback equalizer (DFE)를 제안한다. 제안된 EOM 회로는 기존의 방식과 달리 look-ahead DFE의 등화 신호를 모니터링 할 수 있다. 수신 신호의 아이로부터 포스트 커서의 크기를 측정한 후, 등화 계수가 제안된 알고리즘에 의하여 계산된다. 제안된 회로는 90nm CMOS 공정에 설계되었으며 알고리즘과 함께 post-layout 시뮬레이션을 통하여 동작을 검증하였다. DFE 코어논 $110{\times}95{\mu}m^2$의 면적을 가지고 1.2V의 전원에서 11mW를 소모한다.

• 전자공학회논문지C
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• 제36C권2호
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• pp.54-61
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• 1999

본 논문은 무선 적외선 데이터 전송을 위한 4-Mbps 송 . 수신기 칩의 설계에 관한 것이다. 수신부는 아날로그 프런트-엔드, 클럭 복원 및 프레임 발생 회로, 복조기로 이루어져 있으며 송신부는 변조기와 발광 다이오드 구동기로 이루어져 있다. 여러 단의 증폭기로 구성된 아날로그 프런트-엔드는 DC 크기 및 오프셋 성분을 보상함으로써 다양한 적외선 송 . 수신 환경으로의 적용을 가능하게 하였다. 데이터 변. 복조는 4-Mbps 데이터 전송 방식인 4PPM (pulse position modulation) 방식을 사용하여 IrDA 규격과 호환성을 맞추었다. 설계한 $0.8-{\mu}m$ 2-poly, 2-metal CMOS 표준공정을 사용하여 제작하였으며, ${\pm}2.5V$의 전원 전압에 대하여 소비 전력은 122mW이다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.68-75
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• 2007

NFC의 능동동작 모드, 수동동작 모드 및 RFID 동작 모드에 필요한 13.56MHz 트랜스미터와 리시버 및 RFID 태그 동작을 모두 지원하는 단일 칩 NFC 트랜시버를 설계 및 제작하고 동작을 검증하였다. 제안된 NFC 트랜시버는 외부전원 공급이 없어도 RFID 태그가 동작할 수 있도록 이니시에이터와 타겟의 2중 안테나 구조를 가지고 있다. 타겟 안테나는 이니시에이터 안테나의 접지 차폐층을 사용함으로써 이중 안테나의 유효면적이 단일 안테나에 비교해서 동일한 면적을 갖도록 안테나 구조를 제안하였고, 안테나의 선택 동작에 필요한 회로를 제안하였다. 제안된 NFC 단일 칩 트랜시버의 아날로그 전단부 회로는 능동모드와 RFID 리더를 위한 Reader/writer 블록의 트랜스미터와 리시버 회로부, 수동 모드와 태그 모드를 위한 태그 회로부로 구성된다. 태그 회로부는 정류기 및 부하 변조를 위한 수동소자가 포함되어 있으며, 정류기에서 생성되는 전압을 사용하여 외부 전원 없이도 태그 동작이 가능하도록 설계하였다. 제안된 트랜시버는 UART 직렬 인터페이스 회로를 통하여 호스트와 최대 212Kbps로 통신할 수 있다. 제안된 회로는 매그나칩의 0.35um 2-Poly 4-Metal CMOS공정으로 제작되었고, 칩의 유효면적은 $2200um{\times}360um$이다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.59-67
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• 2007

본 논문은 배터리를 사용하는 휴대 기기용 LCD driver IC를 위한 전류원 스위칭에 의한 저전력 듀얼레벨 저전압 차동신호 전송(DLVDS) 회로를 제안한다. 제안된 송신기는 기존의 DLVDS 회로의 송신기의 신호생성 방법을 개선하여 기존의 전송선 감소의 장점을 유지하면서 전력소모를 현저히 감소시켰다. 또한 개선된 신호생성 방법의 개선으로 인하여 디코딩이 변경되어 수신기 회로가 더 간단해졌다. 제안된 회로는 2.5V의 전원을 갖는 $0.25{\mu}m$ CMOS 공정으로 설계 되었다. 제안된 회로의 시뮬레이션 결과는 800Mbps/2-line의 전송률, 송신기는 9mW, 수신기는 11.5mW의 전력소모를 나타내었으며, 기존의 DLVDS와 비교하여 약60% 전력소모가 감소했다.

• 전기전자학회논문지
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• 제22권2호
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• pp.393-401
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• 2018

이 논문에서는 WPC / A4WP 무선 전력 전송을 위한 정류기가 설계하였다. 설계된 정류기는 WPC (무선 전력 컨소시엄) 및 A4WP (무선 전력 연합)를 모두 지원하며 전파 브리지 정류기로 설계되었다. WPC는 100kHz ~ 205kHz의 주파수에서 전력을 전송하고 A4WP는 6.75MHz의 주파수에서 전력을 전송한다. 브리지 정류기는 다이오드 대신 MOSFET을 사용하기 때문에 출력 전압이 입력 전압보다 높으면 역전류가 흐르고 효율에 영향을 미친다. 따라서 MOSFET을 통해 흐르는 전류를 감지하고 역전류를 차단하는 역전류 검출기를 추가했다. 주파수 판별기는 주파수 대역이 다르기 때문에 사용된다. 설계된 정류기는 CMOS $0.35{\mu}m$ 고전압 공정을 사용하여 설계되었다. 입력 전압은 최대 18V이며 100kH ~ 205kHz, 6.78MHz 주파수에서 작동한다. 최대 효율은 94.8 %이고 최대 전력 공급은 5.78W 이다.

• 대한전자공학회논문지SD
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• 제42권8호
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• pp.1-6
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• 2005

본 논문은 LCD driver IC의 전송선 수를 줄이기 위한 이중 저전압 차동신호 전송(DLVDS) 회로를 제안한다. 제안된 회로에서는 2-비트 원시 데이터를 하나의 송신기에서 입력 받고, 2-비트 데이터를 듀얼레벨을 갖는 차동신호로 전송한다. 따라서 기존의 저전압 차동신호 전송기법(LVDS)의 특징을 유지하면서 2-비트 원시 데이터를 2개의 전송선을 통하여 전송할 수 있다. 수신기에서는 디코드 회로를 통해 원래의 2-비트 원시 입력 데이터를 복원할 수 있다. 제안된 회로는 $0.25\mu m$ CMOS 공정으로 설계하여, 1-Gbps/2-line의 전송률을 갖고, 2.5V의 전원에서 35-mW의 전력소모를 나타냈다.