• 전자공학회논문지
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• 제51권9호
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• pp.67-74
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• 2014

본 논문은 멤리스터-CMOS 기반의 잉여 이진 부호화 자리수 (RBSD) 가산기를 제안한다. 기존의 RBSD 가산기는 리플 캐리 가산기에 비해 큰 면적을 차지한다. 또한 처리하는 비트 수가 적을 때 연산 속도가 느린 단점이 있다. 제안된 RBSD 가산기는 기존 RBSD 가산기의 단점을 보완하기 위해 멤리스터-CMOS 회로를 사용한다. 제안된 멤리스터-CMOS 기반의 RBSD 가산기는 기존 RBSD 가산기에 비해 단위 셀 면적이 45% 감소하였고, 지연시간이 24% 감소하였다. 제안된 멤리스터-CMOS 기반의 RBSD 가산기의 구현으로 인해 RBSD 가산기의 장점이 더욱 부각되고, 대용량 회로에서 더 큰 이득을 얻는다.

• 전기전자학회논문지
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• 제11권1호통권20호
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• pp.69-76
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• 2007

본 논문에서는 CMOS 공정기반의 BiCMOS LVDS 구동기를 설계하여 고속 I/O 인터페이스에 적용하고자 한다. 칩 면적을 줄이고 LVDS 구동기의 감내성을 향상시키기 위해 lateral 바이폴라 트랜지스터를 설계하여 LVDS 구동기의 바이폴라 스위칭으로 대체하였다. 설계된 바이폴라 트랜지스터는 20가량의 전류이득을 지니며, 설계된 LVDS 드라이버 셀 면적은 $0.01mm^2$로 설계되었다. 설계된 LVDS 드라이버는 1.8V의 전원 전압에서 최대 2.8Gb/s의 데이터 전송속도를 가진다. 추가적으로 ESD 현상을 보호하기 위해 새로운 구조의 ESD 보호 소자를 설계하였다. 이는 SCR구조에서 PMOS, NMOS의 턴-온 특성을 이용 낮은 트리거링 전압과 래치 업 현상을 최소화 시킬 수 있다. 시뮬레이션 결과 2.2V의 트리거링 전압과 1.1V의 홀딩 전압을 확인할 수 있었다.

• 전자공학회논문지
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• 제51권10호
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• pp.64-71
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• 2014

곱셈기는 멀티미디어 통신 시스템과 같이 다양한 신호처리 알고리즘을 갖는 복잡한 연산을 수행한다. 곱셈기는 상대적으로 큰 전달 지연시간, 높은 전력 소모, 큰 면적을 갖는다. 이 논문은 멤리스터-CMOS 기반의 재구성 가능한 곱셈기를 제안하여 곱셈기 회로의 면적을 줄이고 다양한 응용프로그램에 최적화 된 비트폭을 제공한다. 멤리스터-CMOS 기반의 재구성 가능한 곱셈기의 성능은 1.8 V 공급전압에서 멤리스터 SPICE 모델과 180 nm CMOS 공정으로 검증했다. 검증 결과 제안한 멤리스터-CMOS 기반의 재구성 가능한 곱셈기는 종래의 것과 비교시 면적, 지연시간, 전력소모가 각각 61%, 38%, 28% 개선되었고, twin-precision 곱셈기와 면적 비교에서도 22% 개선되었다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.8-14
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• 2008

본 논문에서는 $8{\times}8$ CNT 센서 어레이를 CMOS 공정 후 처리를 통하여 센서회로가 제작된 CMOS 칩에 집적시켜 측정장비 없이도 자체적으로 감지결과를 출력할 수 있는 센서 칩의 기본적인 플랫폼을 설계 제작한 결과를 보고한다. 센서 소자로는 알루미늄 패드 사이에 연결된 CNT network을 사용하였으며 생화학적 반응에 의하여 전기전도도가 변화하는 것을 감지한다. 표준 CMOS 공정의 감지회로는 CNT network의 저항 값 변동에 의해 ring oscillator의 주파수가 변동하는 것을 감지하는 방식을 사용한다. 제작된 CMOS 센서 칩을 활용하여 이를 대표적인 생화학물질인 glutamate을 검출하는데 실험적으로 적용하여 농도에 따른 출력결과 값을 얻는데 성공한다. 본 연구를 통하여 본 센서 칩 플랫폼을 이용한 상용화의 가능성을 확인하며, 추가적으로 개발이 필요한 기술에 대해 파악한다.

• 전자공학회논문지C
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• 제35C권10호
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• pp.22-29
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• 1998

본 논문에서는 휴대용 영상신호처리 시스템에 집적화할 수 있는 전류예측기와 모듈형 기준전류원을 이용한 10비트 저전력 전류구동 CMOS A/D 변환기를 설계하였다. 전류예측기와 모듈형 기준 전류원을 사용함으로써 2단 플래시구조를 갖는 A/D 변환기에 비해 비교기와 기준전류원의 개수를 줄일 수 있게 되었고, 따라서 설계된 A/D변환기의 저전력 동작이 가능하였다. 설계된 10비트 저전력 전류구동 CMOS A/D 변환기는 0.6㎛ n-well single-poly triple metal CMOS 공정을 사용하여 제작되었다. +5V 단일 공급전압하에서 동작할 때 측정된 전력소모는 94.4mW이며, 아날로그 입력 전류범위는 16㎂에서 528㎂로 측정되었으며, INL과 DNL은 각각 ±1LSB, ±0.5LSB이하로 나타났다. 또한 10MSamples/s의 변환속도를 나타내었고, 제작된 10비트 전류구동 CMOS 4/D 변환기의 유효 칩면적은 1.8㎜ x 2.4㎜이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 C
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• pp.1108-1110
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• 1995

This paper presents a balanced CMOS complementary folded cascode OP-AMP topology that achieves improved DC gain using the gain boosting technique, a high unity-gain frequency and improved slew rate using the CMOS complementary cascode structure and a high PSRR using the balanced output stage. Bode-plot measurements of a balanced CMOS complementary folded cascode OP-AMP show a DC gain of 80dB, a unity-gain frequency of 110MHz and a slew rate of $274V/{\mu}s$(1pF load). This balanced CMOS complementary folded cascode OP-AMP is well suited for high frequency analog signal processing applications.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권4호
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• pp.257-265
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• 2009

Recent progress in development of CMOS power amplifiers for mobile terminals is reviewed, focusing first on switching mode power amplifiers, which are used for transmitters with constant envelope modulation and polar transmitters. Then, various transmission line transformers are evaluated. Finally, linear power amplifiers, and linearization techniques, are discussed. Although CMOS devices are less linear than other devices, additional functions can be easily integrated with CMOS power amplifiersin the same IC. Therefore, CMOS power amplifiers are expected to have potential applications after various linearity and efficiency enhancement techniques are used.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.142-144
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• 2006

In this paper, the Ternary adder and multiplier are implemented by current-mode CMOS. First, we implement the ternary T-gate using current-mode CMOS which have an effective availability of integrated circuit design. Second, we implement the circuits to be realized 2-variable ternary addition table and multiplication table over finite fields GF(3) with the ternary T-gates. Finally, these operation circuits are simulated by Spice under $1.5{\mu}m$ CMOS standard technology, $1.5{\mu}m$ unit current, and 3.3V VDD voltage. The simulation results have shown the satisfying current characteristics. The ternary adder and multiplier implemented by current-mode CMOS are simple and regular for wire routing and possess the property of modularity with cell array.

• 전자공학회논문지C
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• 제35C권2호
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• pp.22-28
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• 1998

A $g_m$-control technique using a new electronic zener diode (EZD) for CMOS rail-torail input stages is presented. A regulated CMOS inverter is used as an EZD to obtain a constant-$g_m$ input stage. The turn-off characteristic of the proposed EZD is better than that of the existing EZD using two complementarey diodes, and thus, better $g_m$-control can be achieved. With this input stage, a 3V constant-$g_m$ rail-to-rail CMOS op-amp has been designed and fabricated using a $0.8\mu\extrm{m}$single-poly, double-metal CMOS process. Measurements results show that the $g_m$ variation is about 6% over the entire input common-mode range, and the op-amp has a dc gain of 88dB and a unity-gain frequency of 4MHz for $C_L=20pF, R_L=10k\Omega$

• Transactions on Electrical and Electronic Materials
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• 제8권1호
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• pp.21-25
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• 2007

A two-dimensional TCAD MEDICI simulator was used to examine the voltage transfer characteristics, on-off switching properties and latch-up of a CMOS inverter as a function of the n-channel length and doping levels. The channel in a LDMOSFET encloses a junction-type source and is believed to be an important parameter for determining the circuit operation of a CMOS inverter. The digital logic levels of the output and input voltages were analyzed from the transfer curves and circuit operation. The high and low logic levels of the input voltage showed a strong dependency on the channel length, while the lateral substrate resistance from a latch-up path in the CMOS inverter was comparable to that of a typical CMOS inverter with a guard ring.