• JSTS:Journal of Semiconductor Technology and Science
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• 제4권4호
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• pp.275-279
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• 2004

A new burst mode clock and data recovery circuit is realized that improves the previousldy-known gated-oscilletor technique with half rate clock recovery, The circuit was fabricated with 0.25um CMOS technology, and its functions were confirmed up to 1 Gbps.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.188-193
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• 2003

This paper describes a novel burst-mode clock and data recovery (CDR) circuit which can be used for 622Mbps burst mode applications. The CDR circuit is basically a phase locked loop (PLL) having two phase detectors (PDs), one for the reference clock and the other for the NRZ data, whose operations are controlled by an external control signal. This CDR was fabricated in a 1-poly 5-metal $0.25{\;}\mu\textrm{m}$ CMOS technology. Jitter generation, burst/continuous mode data receptions were tested. Operational frequency range is 320Mhz~720Mhz and BER is less than 1e-12 for PRBS31 at 622Mhz. For the same data sequence, the extracted clock jitter is less than 8ps rms. Power consumption of 100mW was measured without I/O circuits.

• 한국통신학회논문지
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• 제28권8A호
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• pp.644-649
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• 2003

새로운 구조의 622Mbps급 버스트 모드 클럭/데이터 복원 회로를 구현하였다. 회로는 2개의 muxed oscillator (MO)와 위상 동기 회로 등으로 구성되어 있으며, passive optical network(PON) 시스템에 사용될 수 있도록 instantaneous locking 특성을 갖는다. 또한. 지터가 내재된 데이터가 인가되어도 데이터에 따라 클럭이 연동되어 항상 최적의 샘플링 포인트를 갖는다. 이 회로는 0.35$\mu\textrm{m}$ CMOS 공정을 이용하여 제작되었다. 측정 결과 제안된 클럭/데이터 복원 회로는 400Mbps 680MbPs 까지의 버스트 모드 입력 데이터를 에러없이 복원하였다.

• 전기전자학회논문지
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• 제23권3호
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• pp.858-864
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• 2019

본 논문에서는 센서 유틸리티 네트워크에서 센서 노드들 사이의 주파수 차이로 인한 데이터 손실을 제거하기 위한 클록 시스템이 제안된다. 각 센서 노드를 위한 제안된 클록 시스템은 버스트 클록-데이터 복원 회로, 32-위상 클록을 출력하는 디지털 위상 고정 루프, 그리고 프로그래밍 가능한 개방형 루프 분수 분할기를 사용하는 디지털 주파수 합성기로 구성된다. 첫번째 센서 노드에는 버스트 클록-데이터 복원 회로 대신 능동 인덕터를 사용하는 CMOS 발진기가 사용된다. 제안된 클록 시스템은 1.2 V 공급 전압을 이용하는 65nm CMOS 공정에서 설계된다. 센서 노드들 사이의 주파수 오류가 1%일 때, 제안하는 버스트 클록-데이터 복원 회로는 기준 클록으로 5Mbps 데이터 속도에 대해 64배 체배된 주파수를 가짐으로 4.95 ns의 시간지터를 가진다. 설계된 디지털 주파수 합성기의 주파수 변경은 100 kHz에서 320 MHz의 주파수 범위에서 출력 클록의 한 주기 내에 수행된다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.21-26
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• 2008

본 논문에서는 Instantaneous locking 특성을 갖는 새로운 구조의 수동형 광가입자망용 622Mbps급 버스트모드 클럭/데이터 복원회로를 제안하고, 이를 구현하였다. 이 회로는 고속 클럭신호를 발생하는 위상고정루프 와 버스트모드에서의 클럭/데이터 복원회로 두 개의 블럭으로 구성되어 있다. 클럭/데이터 복원회로 에서는 위상고정루프의 클럭을 지연소자를 통해 7개의 서로 다른 클럭신호로 발생시킨다. 이 경우 광가입자망에 지터를 가지고 있는 신호가 입력되어도 항상 데이터의 중앙에 클럭이 정렬되도록 조정하여 최적의 샘플링 시점에서 데이터를 복원하게 된다. 제안한 구조에 대한 검증을 위하여 0.35umn-well CMOS 공정을 이용하여 회로의 동작을 확인하였다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.57-63
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• 2009

본 논문에서는 빠른 Acquisition time을 갖는 새로운 구조의 수동형 광 통신망에서 쓰이는 버스트 모드 수신기용 622Mbps급 클럭/데이터 복원회로를 제안하고, 이를 구현하였다. 제안된 회로는 CDR(Clock and Data Recovery) 블록과 PLL(Phase Locked Loop) 블록으로 나뉘며, CDR 블록은 클럭이 입력 데이터에 연동되어 지터가 내제된 입력 데이터에도 항상 최적의 샘플링 시점을 갖도록 설계하였다. PLL블록은 Multi-phase generation VCO를 통해 위상이 서로 다른 8개의 클럭을 CDR블록에 제공한다. 제안된 회로는 $0.35{\mu}m$ CMOS 공정을 이용하여 설계 및 레이아웃을 하였고, 시뮬레이션을 위해 $2^7-1$ PRBS 입력데이터를 사용하였다. 시뮬레이션 결과 Peak-to-Peak 지터는 17ps의 복원된 데이터 지터 특성을 가지며, 입력된 데이터는 손실 없이 복원하는 것을 확인하였다.

• 전자공학회논문지
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• 제50권7호
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• pp.87-95
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• 2013

본 논문에서는 2.5 Gb/s의 입력 데이터율을 가지는 버스트 모드(Burst-mode) 클럭 데이터 복원기(CDR: Clock and Data Recovery)를 제안한다. 제안된 버스트 모드 CDR에서는 입력 데이터율과 클럭 복원기의 개폐 전압제어발진기(GVCO: Gated Voltage Controlled Oscillator) 출력 주파수간의 불일치를 제거하기 위하여 디지털 주파수 보정 기법이 적용되었고, 또한 입력 데이터로 인하여 발생하는 지터(Jitter)를 감소시키기 위하여 지터 제거 기법이 적용되었다. 제안된 버스트 모드 CDR은 0.11 ${\mu}m$ CMOS 공정을 사용하여 설계되었고 루프필터를 제외한 회로 설계 면적은 0.125 $mm^2$이며 전력 소모량은 94.5 mW이다. 포스트 레이아웃 시뮬레이션 결과, 제안된 회로를 통하여 복원된 데이터는 0.1 UI의 입력 지터 인가 시 14 ps의 peak-to-peak 지터를 가지며 최대 허용 CID(Consecutive Identical Digit)는 입력 데이터 지터가 없을 경우 2976 bits를 가진다.

• 정보통신설비학회논문지
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• 제4권2호
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• pp.29-36
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• 2005

All-optical fiber-type $2{\times}32$ splitters for an Ethernet PON (passive optical network) were fabricated by using a FBT (fiber biconical tapered) process and the performance of the splitters was tested in upstream transmission of the EPON system. The $2{\times}32$ splitters was obtained by cascading $1{\times}4$ splitters fabricated by a conventional FBT process and showed -18 dB of insertion loss with 1.5 dB uniformity of output power at each channel and -0.1 dB of polarization dependent loss. The insertion loss variation was below 0.1 dB at the temperature range of $-40^{\circ}C\;to\;80^{\circ}C$. For upstream channel transmission test in the EPON system were a Zig board and a burst mode receiver. Zenko-made optical module was used for the burst mode receiver by adding functions of serializer/deserializer and clock data recovery, a Virtex II pro20 chipset and Vitesse VSC7123 were used in the Zig board for characterizing the burst mode and in the clock data recovery chipset, respectively. Startup acquisition lock time and data acquisition lock time were measured to be 670ns and 400ns, respectively, in the upstream channel transmission of the EPON system adapting the $2{\times}32$ splitter fabricated in this work.

• 대한전자공학회논문지TC
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• 제38권12호
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• pp.1-9
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• 2001

APON(ATM Passive Optical Network)에서, 상향 트래픽의 전송은 OLT가 ONU에게 타임슬롯을 할당하여 셀을 보내게 하는 TDMA(Time Division Multiple Access) 방식을 근간으로 한다. 상향은 스트림 모드가 아니기 때문에, 셀 동기 장치는 버스트 모드로 동작해야 한다. 또한, 하나의 광섬유에 여러 대의 ONU가 보내는 셀들 사이에서 충돌을 방지하기 위하여 셀 위상 감시기가 필요하다. 본 논문에서는 G.983.1 기반의 APON에서 상향 셀 전송을 위해 사용될 수 있는 TDMA 버스트 셀 동기장치를 FPGA(Field Programmable Gate Array)로 구현한다. 이 동기장치는 상향 데이터 복구(data recovery) 기능과 위상 감시 (Phase Monitoring)라는 두가지 주된 기능이 있다. 전자는 상향 타임슬롯의 오버헤드에서 preamble을 찾고 비트 및 셀 위상을 시스템 클럭에 정렬함으로써, OLT에서 상향 데이터와 클럭을 복구하기 위한 것이다. 후자는 상향 셀 충돌을 방지하기 위하여 인접 셀 간의 위상편차를 지속적으로 감시함으로써, 각 ONU에게 등화지연(equalization delay)을 보정할 수 있도록 정보를 제공하기 위한 것이다.

• 한국인터넷방송통신학회논문지
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• 제12권2호
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• pp.167-174
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• 2012

본 논문에서는 IEEE 802.3ah의 규격을 만족하는 GE-PON의 버스트모드 트랜시버 제작을 위하여 상용 광모듈과 클락 데이터 복구기, 직병렬변환기 등의 회로로 트랜시버를 구현하며, PON의 상향채널 광전송환경인 버스트모드 특성을 측정하기 위해 지그를 제작하여 그 특성을 측정하고, 트랜시버 성능을 평가한다. PON의 버스트모드 트랜시버 특성의 리미팅 앰프 특성은 최대 26[dB]의 광전력차를 보상하는 결과를 실험을 통해 확인하였고, 개시포착 고정시간은 VSC7123이 670[ns], S2060이 2300[ns]로 결과치가 측정되었고, 데이터포착 고정시간 또한 S2060은 600[ns]로 표준을 벗어나는 특성을 보인 반면, VSC7123이 400[ns] 이내로 IEEE 802.3ah의 표준안을 만족시켰다.