• 전자공학회논문지 IE
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• 제43권4호
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• pp.115-121
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• 2006

본 논문에서는 통신 시스템에서 채널 전송에 의한 데이터의 오류 체크와 정정문제에 대해서 제안하였다. 제안된 LDPC 코드는 VDSL 시스템에서의 AWGN 채널 모델링에 의해 최소화된 채널 에러를 위해 사용된다. LDPC 코드는 낮은 밀도 패리티비트를 사용하기 때문에, 수학적인 복잡도가 낮고 처리 시간이 짧다. 또한 LDPC 코드의 성능은 반복 복호 알고리즘에서 긴 코드 워드에 대해 터보 코드보다 더 나은 성능을 가지고 있다. 제안된 시스템의 송신기에서 발생 행렬에 의해서 부호어가 발생되고, 수신기에서 사용된 에러 정정 알고리즘은 가중치를 갖는 Bit-flipping 방식이다. 이 방식은 기존의 Bit-flipping 방식과 달리 더 정확한 에러를 검출하고, 정정하기 위해 발생된 패리티 비트에 대해서 가중치를 주어 에러 정정을 하는 방식이다. 제안된 가중치를 갖는 Bit-flipping 알고리즘은 기존의 Bit-flipping 알고리즘에 비해서 1 dB 이상의 이득 개선을 확인할 수 있었다.

• 한국전자파학회지:전자파기술
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• 제5권3호
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• pp.22-35
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• 1994

본 논문에서는 대역폭 효율의 향상을 위해 상관 부호에 따른 FM시스템올 설계한다. 상판 부호화된 신호는 연속 위상과 정진폭 특성으로 전력 효율이 높다. 하지만 이 신호는 최소 유콜리언 거리(${d^2}_{mm}$)가 작기 때분에 신호대 잡음비(SNR)의 손실과 수신 성능(BER)의 저하를 초래한다. 따라서 본 논문에서는 수신 성능의 향상을 위하여 상관 부호화에 따른 수정된 최대 근사 추정을 작용한다. 최대 근사 추정은 사용된 채널에서 bit-by-bit 검파에 비하여 수산 오율을 향상시킨다. 결정 궤환을 적용하지 않은 경우, 최대 근사 추정은 bit by bit 겁파에 비해 약 2dB의 수신 성능이 향상되었다. 결정 궤환을 적용한 경우, 최대 근사 추정은 bit-by bit 검파에 비해 약 4dB의 수신 성능이 향상되었다. 특히 안정된 채널보다 채널이 열악할수록 최대 근사 추정과 결정 궤환의 성능이 우수하다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1029-1032
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• 1998

In this paper, a comparative study is presented to evaluate the addition architecture of the high-speed checksum module in TCP/IP processing. In order to speed up TCP/IP processing, H/W implementation offers concurrent and parallel processing to yield high speed computation, with respect to S/W implementation. This research aims at comparing two addition architectures of checksum module, which is the major botteleneck in TCP/IP processing. The 16-bit and 8-bit byte-by-byte addition architecture are implemented by the full custom design, and compared, in analytical and experimental manner, from standpoint of space and performance. For LG $0.6\mu\textrm{m}$ TLM process, the 8-bit addition implementation requires the area, 1.3 times larger than the 16-bit one, and it operates at 80MHz while the 16-bit one runs by 66MHz.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.1313-1316
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• 1993

This paper presents a fuzzy system that estimates the optimal bit allocation matrices for the spatially active subimage classes of adaptive transform image coding in noisy channels. Transform image coding is good for image data compression but it requires a transmission error protection scheme to maintain the performance since the channel noise degrades its performance. The fuzzy system provides a simple way of estimating the bit allocation matrices from the optimal bit map computed by the method of minimizing the mean square error between the transform coefficients of the original and the reconstructed images.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 추계종합학술대회 논문 초록집
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• pp.98-98
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• 2004

• Journal of information and communication convergence engineering
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• 제10권1호
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• pp.85-90
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• 2012

A 40-MS/sec 10-bit pipelined analog to digital converter (ADC) with a 1.2 Vpp differential input signal is proposed. The implemented pipelined ADC consists of eight stages of 1.5 bit/stage, one stage of 2 bit/stage, a digital error correction block, band-gap reference circuit & reference driver, and clock generator. The 1.5 bit/stage consists of a sub-ADC, digital to analog (DAC), and gain stage, and the 2.0 bit/stage consists of only a 2-bit sub-ADC. A bootstrapped switch with a constant resistance is proposed to improve the linearity of the input switch. It reduces the maximum VGS variation of the conventional bootstrapped switch by 67%. The proposed bootstrapped switch is used in the first 1.5 bit/stage instead of a sample-hold amplifier (SHA). This results in the reduction of the hardware and power consumption. It also increases the input bandwidth and dynamic performance. A reference voltage for the ADC is driven by using an on-chip reference driver without an external reference. A digital error correction with a redundancy is also used to compensate for analog noise such as an input offset voltage of a comparator and a gain error of a gain stage. The proposed pipelined ADC is implemented by using a 0.18-${\mu}m$ 1- poly 5-metal CMOS process with a 1.8 V supply. The total area including a power decoupling capacitor and the power consumption are 0.95 $mm^2$ and 51.5 mW, respectively. The signal-to-noise and distortion ratio (SNDR) is 56.15 dB at the Nyquist frequency, resulting in an effective number of bits (ENOB) of 9.03 bits.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.76-83
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• 2007

본 논문에서는 한 개의 전하공유 커패시터와 계층적 비트라인을 이용한 저전력 롬을 제안하였다. (single charge-sharing capacitor ROM: SCSC-ROM) 제안된 SCSC-ROM은 전하공유 커패시터와 계층적 비트라인으로 비트라인의 전력소모를 크게 줄였다. 한 개의 전하공유 커패시터를 이용한 전하공유 기법으로 비트라인의 swing 전압을 크게 낮춤으로써 비트라인에서의 전력소모를 줄였다. 이때, 전하공유 커패시터를 dummy 비트라인으로 구현하여 노이즈에 강할 뿐만 아니라 설계를 쉽게 하였다. 계층적 비트라인 기법으로 비트라인의 커패시턴스를 줄임으로써 전력소모를 더욱 줄였다. 또한, 계층적 워드라인 디코더를 제안하여 컨트롤과 프리디코더에서 소모되는 전력을 줄일 수 있었다. 시뮬레이션 결과에서 $4K{\times}32$비트의 SCSC-ROM의 소모전력은 기존의 롬의 37%로 줄었다. 칩은 $0.25{\mu}m$ CMOS 공정으로 제작되었고, 2.5V의 240MHz 동작에서 8.2mW를 소모하였다.

• 전기전자학회논문지
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• 제17권3호
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• pp.346-351
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• 2013

모바일 시스템에서는 비용 및 전력 효율이 중요하기 때문에 부동소수점 연산기 개발 시 32-비트 데이터 형식대신 24-비트 데이터 형식을 사용하는 것이 좋다. 하지만 24-비트 데이터 형식을 사용할 경우 32-비트 데이터 형식에 비해 연산기의 정확도가 낮아질 수 있다. 3D 그래픽과 같이 연속적인 부동소수점 연산 처리가 많이 요구될 경우 연산기의 정확도에 대한 논의와 검증이 중요하다. 나눗셈은 3D 그래픽에 사용되는 연산 중 OpenGL에서 규정한 정확도를 만족하기 가장 어려운 연산 중 하나이다. 현재까지 OpenGL에서 규정한 정확도를 만족하는 것이 대수적으로 검증된 24-비트 부동소수점 제산기는 알려진 바가 없다. 본 논문에서는 24-비트 부동소수점 제산기를 분석하고, OpenGL ES 3.0에서 규정한 $10^{-5}$의 정확도를 만족함을 대수적으로 검증한다.

• 한국산업정보학회논문지
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• 제20권6호
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• pp.21-27
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• 2015

본 논문은 리눅스 환경에서 9비트 RS-232 통신에 필요한 패러티 모드 전환 방식을 사용할 때 발생하는 바이트 간 전송 지연증가 문제를 분석하고 해결책을 제시한다. 문자 전송방식인 RS-232통신에서 메시지의 시작을 나타내기 위하여 9비트통신을 하는 경우가 상당히 있다. 8 비트 문자통신을 기본으로 하는 통상의 리눅스에서는 9비트지원을 하기위해서는 패러티 모드를 변환하는 방법이 사용되는데, 실험결과 이때 OS 틱(tick) 수준의 지연이 발생하는 것을 확인하였다. 본 논문에서 지연의 원인이 드라이버에서 전송 FIFO 버퍼에 남은 데이터를 기다리는데 걸리는 시간의 최소단위를 OS 틱을 사용하기 때문인 것을 밝혀내었으며, 표준 리눅스 드라이버를 수정하여 패러티 모드전환 시간을 1ms 이내로 감소시켰다. 최근 다양한 시스템 통신 방식의 개발되었지만, 여전히 기존의 많은 표준 및 시스템이 RS-232 방식을 사용하여 9 bit 통신을 하고 잇는 경우에 리눅스 활용이 가능하게 되었다는 의미가 있다.

• 한국통신학회논문지
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• 제30권2A호
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• pp.129-136
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• 2005

지정된 비트 크기를 갖는 승산기 코어의 Verilog-HDL 모델을 생성하는 가변 정밀도 승산기 생성기 (VPM_Gen; Variable-Precision Multiplier Generator)에 대해 기술한다. 사용자의 필요에 따라 승수와 피승수의 비트 수를 8-비트${\sim}32$-비트 범위에서 1-비트 단위로 선택할 수 있으며, 승산결과는 $8-b{\sim}64-b$ 범위에서 2-비트 단위로 절사할 수 있도록 함으로써 총 3,455 가지 승산기 코어를 생성할 수 있다. 승산결과가 절사되는 경우, 절사되는 부분의 회로를 제거함으로써 게이트 수와 전력소모가 각각 최대 40%와 30% 감소되도록 하였으며, 이를 통해 효율적인 저전력 승산기 코어가 구현되도록 하였다. 또한, 절사 비트 수에 따른 적응 오차보상 방법을 적용함으로써 절사오차가 최소화되도록 하였다. VPM_Gen에 의해 생성되는 승산기 코어는 Xilinx FPGA 보드와 논리분석기를 통하여 그 기능을 검증하였다.