• 반도체디스플레이기술학회지
• /
• 제19권3호
• /
• pp.73-76
• /
• 2020

The physics-based compact gate leakage current noise models in nanoscale MOSFETs are developed in such a way that the models incorporate important physical effects and are suitable for circuit simulators, including QM (quantum-mechanical) effects. An emphasis on the trap-related parameters of noise models is laid to make the models adaptable to the variations in different process technologies and to make its parameters easily extractable from measured data. With the help of an accurate and generally applicable compact noise models, the compact noise models are successfully implemented into BSIM (Berkeley Short-channel IGFET Model) format. It is shown that the noise models have good agreement with measurements over the frequency, gate-source and drain-source bias ranges.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2017년도 춘계학술대회
• /
• pp.200-201
• /
• 2017

이 논문은 3D 순차적 CMOS 인버터 회로의 전기적 상호작용을 고려한 시뮬레이션을 제시하고자 한다. 상층 NMOS는 BSIM-IMG, 하층 PMOS에는 LETI-UTSOI 모델을 사용하여 전기적 상호작용이 잘 반영되는지 TCAD 데이터와 SPICE 데이터를 비교하였다. 트랜지스터 간의 높이가 작을 때 하층 게이트의 전압의 변화에 따라 상층 전류-전압 특성에 전기적 상호작용이 잘 반영되는 것을 확인하였다.

• 전자공학회논문지T
• /
• 제36T권2호
• /
• pp.8-13
• /
• 1999

본 논문은 MOSFET에서 2차원적 전위분포가 채널방향을 따라 준-선형적으로 변한다는 GCA(Gradual Channel Approximation)를 진성영역에서 수직 공핍층 폭이 준-선형적으로 변한다는 가정으로 대치하여 단채널 MOSFET에서도 적용 가능한 문턱전압의 해석적 모형을 제안하였다. 제안된 문턱전압 표현식은 유효 채널길이, 드레인전압, 기판(substrate) 바이어스 전압, 기판 도핑농도, oxide 두께 등에 대한 의존성을 통합적으로 나타내었으며, 계산된 결과는 BSIM3v3의 결과와 유사한 경향을 보이고 있다.

• 대한전자공학회논문지SD
• /
• 제40권8호
• /
• pp.555-559
• /
• 2003

본 논문에서는 CMOS 소자의 RF 동작을 정확히 예측하기 위해 Si 표면에서의 메탈 라인 사이의 커패시턴스 효과와 표피효과 및 근접효과를 포함한 RF IC 설계를 위한 새로운 CMOS RF 모델을 처음으로 제시하였다. Si 표면에서의 메탈 라인 사이의 커패시턴스는 레이아웃에 기초하여 모델링하였으며, 표피효과는 메탈 라인의 등가회로에 병렬회로를 부가하여 사다리꼴 등가회로로 구현하였다. 근접효과는 사다리꼴 등가회로에서 교차 결합된 인덕턴스 사이의 상호 인덕턴스를 부가함으로써 모델링하였다. 제안된 RF 모델은 BSIM 3v3에 비해 측정 데이터와 잘 일치하였으며, GHz 영역에서 소자 동작의 주파수 종속성을 잘 보여주었다.

• 전자공학회논문지
• /
• 제53권11호
• /
• pp.25-31
• /
• 2016

FinFET의 기생 커패시턴스와 기생저항은 회로의 고주파 성능을 결정하는 매우 중요한 요소이다. 선행 연구에서 BSIM-CMG에 구현된 FinFET의 기생 커패시턴스와 저항 모델보다 더 정확한 압축 모델을 개발하였다. 모델의 정확도를 검증하고, FinFET으로 구현 가능한 RF 회로의 성능을 정확하게 예측하기 위해 $S_{21}$ 10dB 이상 중심 주파수 60GHz 이상을 갖는 Low Noise Amplifier (LNA) 에 설계하였다. 22 nm FinFET 소자의 압축모델에 기반한 HSPICE를 사용하여 예측한 회로 성능의 정확도를 검증하기 위해 3D TCAD simulator인 Sentaurus의 mixed-mode 기능을 사용하여 LNA를 시뮬레이션 하였다. TCAD 시뮬레이션 결과를 정확도 측정의 기준으로 삼아 10GHz~100GHz 대역에서 제안한 모델과 Sentaurus의 $S_{21}$을 비교한 결과 87.5%의 정확도를 달성하였다. 이는 기존의 BSIM-CMG의 기생성분으로 예측한 정확도가 56.5%도임에 비해 31% 향상된 정확도를 보여준다. 이를 통해 FinFET의 기생 성분 모델의 정확도를 RF 영역에서 확인하였고, 정확한 기생 저항과 커패시턴스 모델이 LNA 성능을 정확하게 예측하는데 중요한 것임을 확인하였다.

• 한국위성정보통신학회논문지
• /
• 제8권3호
• /
• pp.10-14
• /
• 2013

본 논문에서는 저전력 기술인 DVFS (Dynamic Voltage Frequency Scaling) 응용을 위하여, 동작주파수의 변화에도 소비전력이 일정한 특성을 갖는 전류모드 회로를 적용함에 있어서, 저속 동작에서 소비전력이 과다한 전류모드 회로의 문제점을 전류모드 회로에서 sub-threshold 영역 동작의 MOSFET을 적용함으로써 소비전력을 최소화하는 설계기술을 소개한다. 회로설계는 MOSFET BSIM 3모델을 사용하였으며, 시뮬레이션한 결과, strong-inversion 동작일 때 소비전력은 $900{\mu}W$이었으나, sub-threshold 영역으로 동작하였을 때, 소비전력이 $18.98{\mu}W$가 되어, 98 %의 소비전력의 절감효과가 있음을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제13권3호
• /
• pp.213-223
• /
• 2013

A unified channel thermal noise model valid in all operation regions is presented for short channel MOS transistors. It is based on smooth interpolation between weak and strong inversion models and consistent physical model including velocity saturation, channel length modulation, and carrier heating. From testing for noise benchmark and comparing with published noise data, it is shown that the proposed noise model could be useful in simulating the MOSFET channel thermal noise in all operation regions.

• 제어로봇시스템학회:학술대회논문집
• /
• 제어로봇시스템학회 2001년도 ICCAS
• /
• pp.108.6-108
• /
• 2001

The basic circuit block diagram of CMOS current mode sum and subtract circuit is present in this paper. The purpose circuit consists of the invert current circuit and the basic current mirror. The outputs of the circuit are the summing of the both input current [lx+ly] and also the subtract of the both input current [lx+(-ly)]. The SPICE simulation results of the electrical characteristics with level 7 (BSIM3 model version 3.1) MOSFET transistor model of the circuit such as the input dynamic range, the frequency response and some system application have been shown and analyzed.

• 전자공학회논문지
• /
• 제50권10호
• /
• pp.67-75
• /
• 2013

본 논문에서는 RSD(Raised Source/Drain)구조를 가지는 FinFET에서 3차원적 전류 흐름을 고려한 소스와 드레인의 해석적 저항모델을 제시한다. FinFET은 Fin을 통해 전류가 흐르기 때문에 소스/드레인의 기생저항이 크고 채널을 포함한 전체저항에서 중요한 부분을 차지한다. 제안하는 모델은 3차원적 전류흐름을 고려하여 contact부터 channel 직전 영역까지의 소스/드레인 저항을 나타내며 contact저항과 spreading저항의 합으로 이루어져 있다. Contact저항은 전류의 흐름을 고려한 가이드라인을 통해 작은 저항의 병렬합으로 모델링되고 spreading저항은 적분을 통해 구현했다. 제안된 모델은 3D numerical solver인 Raphael의 실험결과를 통해 검증했다. 본 연구에서 제안된 기생저항 모델을 BSIM-CMG와 같은 압축모델에 구현하여 DC 및 AC 성능 예측의 정확도를 높일 수 있을 것이다.

• 한국전자통신학회논문지
• /
• 제11권2호
• /
• pp.159-164
• /
• 2016

무선통신시스템은 한정된 에너지를 갖는 배터리를 사용하기 때문에 저전력 회로로 구현되어야 하며, 이를 위하여 주파수와 상관없이 일정한 전력을 나타내는 전류모드 회로가 연구되어왔다. 본 논문에서는 초저전력 동작이 가능하도록 Dynamic Voltage Scaling 전원을 유도하며, 전류모드 신호처리 중 메모리 동작에서 저장된 에너지가 누설되는 Clock-Feedthrough 문제를 최소화하는 전류메모리 회로를 제안한다. $0.35{\mu}m$ 공정의 BSIM3 모델로 Near-threshold 영역의 전원 전압을 사용한 시뮬레이션을 진행한 결과, 1MHz의 스위칭 동작에서 $2{\mu}m$의 메모리 MOS Width, $0.3{\mu}m$의 스위치 MOS Width, $13{\mu}m$의 Dummy MOS Width로 설계할 때, Clock-Feedthrough의 영향을 최소화시킬 수 있었으며 1.2V의 Near-threshold 전원전압에서 소비전력은 $3.7{\mu}W$가 계산되었다.