• 제목/요약/키워드: BJT modeling

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무선 송수신모듈용 실리콘 바이폴라 트랜지스터의 새로운 전류원 모델링 (A New Current Source Modeling of Silicon Bipolar Transistor for Wireless Transceiver Module)

  • 서영석
    • 조명전기설비학회논문지
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    • 제19권3호
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    • pp.93-98
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    • 2005
  • 근거리에서의 무선설비제어, 구내음성통신과 같은 전파통신설비의 송수신 모듈에 실리콘 바이폴라 트랜지스터가 많이 사용되고 있다. 이러한 실리콘 바이폴라 트랜지스터의 내부 전류원에 대한 새로운 모델링 방법이 제시되었다. 제안된 방법은 Si-BJT의 새로운 열 저항 추출방법과 전류원 파라메터에 대한 새로운 해석적인 방정식에 기반을 두고 있다. 이 방법은 기존의 방법에서 채택된 반복적인 최적화 과정 없이 바로 파라메터를 구할 수 있다. 제안된 방법을 5개의 핑거를 가지는 $0.4\times20[{\mu}m^2]$ 의 Si-BJT에 이 방법을 적용시켰으며, 모델링된 데이터는 측정결과를 $3[\%]$ 이내의 오차로 잘 예측하였다.

베이스 영역의 불순물 분포를 고려한 집적회로용 BJT의 역포화전류 모델링 (The Modeling of the Transistor Saturation Current of the BJT for Integrated Circuits Considering the Base)

  • 이은구;김태한;김철성
    • 대한전자공학회논문지SD
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    • 제40권4호
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    • pp.13-20
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    • 2003
  • 반도체 소자이론에 근거한 집적회로용 BJT의 역포화 전류 모델을 제시한다. 공정 조건으로부터 베이스 영역의 불순물 분포를 구하는 방법과 원형 에미터 구조를 갖는 Lateral PNP BJT와 Vertical NPN BJT의 베이스 Gummel Number를 정교하게 계산하는 방법을 제시한다. 제안된 방법의 타당성을 검증하기 위해 20V와 30V 공정을 기반으로 제작한 NPN BJT와 PNP BJT의 역포화 전류를 실측치와 비교한 결과, NPN BJT는 6.7%의 평균상대오차를 보이고 있으며 PNP BJT는 6.0%의 평균 상태오차를 보인다.

내장된 전송게이트를 가지는 Gate/Body-Tied PMOSFET 광 검출기의 모델링 (Modeling of Gate/Body-Tied PMOSFET Photodetector with Built-in Transfer Gate)

  • 이민호;조성현;배명한;최병수;최평;신장규
    • 센서학회지
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    • 제23권4호
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    • pp.284-289
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    • 2014
  • In this paper, modeling of a gate/body-tied (GBT) PMOSFET photodetector with built-in transfer gate is performed. It can control the photocurrent with a high-sensitivity. The GBT photodetector is a hybrid device consisted of a MOSFET, a lateral BJT, and a vertical BJT. This device allows for amplifying the photocurrent gain by $10^3$ due to the GBT structure. However, the operating parameters of this photodetector, including its photocurrent and transfer characteristics, were not known because modeling has not yet been performed. The sophisticated model of GBT photodetector using a process simulator is not compatible with circuit simulator. For this reason, we have performed SPICE modeling of the photodetector with reduced complexity using Cadence's Spectre program. The proposed modeling has been demonstrated by measuring fabricated chip by using 0.35 im 2-poly 4-metal standard CMOS technology.

패키지된 바이폴라 트랜지스터의 등가회로 모델 파라미터 추출 (Equivalent Circuit Model Parameter Extraction for Packaged Bipolar Transistors)

  • 이성현
    • 대한전자공학회논문지SD
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    • 제41권12호
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    • pp.21-26
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    • 2004
  • 본 논문에서는 package된 BJT의 RF 등가회로 모델을 optimization과정 없이 직접 추출하는 방법을 개발하였다. 먼저, open 과 short package 구조를 사용하여 plastic package의 기생성분을 측정된 S-파라미터로부터 정확히 제거하였다. 이와 같이 package do-embedding된 S-파라미터로부터 package lead와 chip pad 사이의 bonding wire 인덕턴스와 chip pad 캐패시턴스를 직접 추출하는 간단한 방법을 구축하였다. 그 후에 내부 BJT소자의 소신호 모델변수들은 RF 등가회로로부터 유도된 Z나 Y-파라미터 방정식을 이용하여 결정하였다. 이 방법으로 모델화된 packaged BJT의 S-파라미터는 측정 데이터와 아주 잘 일치하였으며 이는 새로운 추출방법의 정확성을 증명한다.

고전압 IGBT SPICE 시뮬레이션을 위한 모델 연구 (A Study on the Modeling of a High-Voltage IGBT for SPICE Simulations)

  • 최윤철;고웅준;권기원;전정훈
    • 전자공학회논문지
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    • 제49권12호
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    • pp.194-200
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    • 2012
  • 본 논문에서는 SPICE 시뮬레이션을 위한 고전압 insulated gate bipolar transistor(IGBT)의 개선된 모델을 제안하였다. IGBT를 부속 소자인 MOSFET과 BJT의 조합으로 구성하고, 각 소자의 각종 파라미터 값을 조절하여 기본적인 전류-전압 특성과 온도변화에 따른 출력특성의 변화 등을 재현하였다. 그리고 비선형적인 리버스 트랜스퍼 커패시턴스 등의 기생 커패시턴스의 전압에 따른 변화를 높은 정확도로 재현하기 위해, 복수의 접합 다이오드, 이상적인 전압 및 전류 증폭기, 전압제어 저항, 저항과 커패시터 수동소자 등을 추가하였다. 본 회로모델을 1200V급의 트렌치 게이트 IGBT의 모델링에 이용하였으며, 실측자료와 비교하여 통해 모델의 정확도를 검증하였다.

A SPICE-Compatible Model for a Gate/Body-Tied PMOSFET Photodetector With an Overlapping Control Gate

  • Jo, Sung-Hyun;Bae, Myunghan;Choi, Byoung-Soo;Choi, Pyung;Shin, Jang-Kyoo
    • 센서학회지
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    • 제24권5호
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    • pp.353-357
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    • 2015
  • A new SPICE-compatible model for a gate/body-tied PMOSFET photodetector (GBT PD) with an overlapping control gate is presented. The proposed SPICE-compatible model of a GBT PD with an overlapping control gate makes it possible to control the photocurrent. Research into GBT PD modeling was proposed previously. However, the analysis and simulation of GBT PDs is not lacking. This SPICE model concurs with the measurement results, and it is simpler than previous models. The general GBT PD model is a hybrid device composed of a MOSFET, a lateral bipolar junction transistor (BJT), and a vertical BJT. Conventional SPICE models are based on complete depletion approximation, which is more applicable to reverse-biased p-n junctions; therefore, they are not appropriate for simulating circuits that are implemented with a GBT PD with an overlapping control gate. The GBT PD with an overlapping control gate can control the sensitivity of the photodetector. The proposed sensor is fabricated using a $0.35{\mu}m$ two-poly, four-metal standard complementary MOS (CMOS) process, and its characteristics are evaluated.

HBT의 전류원 모델을 위한 최적 열 저항값 추출 방법 (Optimal Thermal Resistance Extraction Method for the Current Source Model of HBT)

  • 서영석;김인성;송재성;남효덕
    • 한국전기전자재료학회논문지
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    • 제17권4호
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    • pp.367-372
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    • 2004
  • Two new extraction methods for the thermal Resistance of HBT(Heterojunction Bipolar Transistors) are proposed. First, the analytical expression, based on the thermal characteristics that the base to emitter junction voltage drops with the increase of junction temperature, is derived. Second, the thermal resistance equation that can predict the measured DC(Direct Current) data optimally is derived. These optimal thermal resistance expression is applied to the 2 finger 2${\times}$20${\mu}{\textrm}{m}$-AlGaAs/GaAs HBT and shows the good agreement with the measured data.

과도방사선 검출을 위한 핵폭발 검출기 제작 및 검증 (A Nuclear Event Detectors Fabrication and Verification for Detection of a Transient Radiation)

  • 정상훈;이승민;이남호;김하철;조성익
    • 전기학회논문지
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    • 제62권5호
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    • pp.639-642
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    • 2013
  • In this paper, proposed NED(nuclear event detectors) for detection of a transient radiation. Nuclear event detector was blocked of power temporary for defence of critical damage at a electric device when a induced transient radiation. Conventional NED consist of BJT, resistors and capacitors. The NED supply voltage of 5V and MCM(Multi Chip Module) structures. The proposed NED were designed for low supply voltage using 0.18um CMOS process. The response time of proposed NED was 34.8ns. In addition, pulse radiation experiments using a electron beam accelerator, the output signal has occurred.