• 한국전자파학회논문지
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• 제15권6호
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• pp.567-572
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• 2004

본 논문은 무선통신 시스템에서 사용되는 자동이득조절(AGC) 알고리즘에 관한 것이다. AGC 설계는 적합한 analog-to-digital converter(ADC)의 선정과 analog-to-digital 변환 과정에서 발생되는 양자화 잡음을 최소로 하기 위해 ADC로 입력되는 신호 전력을 일정하게 유지시키는 것을 포함한다. 본 논문은 요구되는 ADC의 정밀도를 결정하는 과정을 설명하고 AGC 설계 parameter들을 결정하는 방법을 제시한다. 또한 모의실험을 통해 제시한 알고리즘의 타당성을 검증한다.

• Journal of Ginseng Research
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• 제13권1호
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• pp.19-23
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• 1989

인삼에서의 polyamine의 함량과 그 합셩효소에 대해서 관찰하였다. 종자의 경우 주된 polyamine은 putrescine이며, 성장하면서 putrescine이 증가되고 있다. ADC는 putrescine의 증가와 같은 경향으로 활성도가 증가되고 있다. ADC는 활성도는 putrescine에 의해서는 별 영향을 안 받았으나, spermidine은 10%내외, spermine은 20% 정도의 inhibition을 받았다. 주로 많았으며, spermidine도 상당히 많았다. 오히려 putrescine이 상대적으로 적었다. 부위별로는 잎이 가장 많고 엽병, 뿌리 그리고 줄기 순으로 분포한다. ADC의 활성도 polyamine 함량과 같은 경향을 보인다.

• 한국통신학회논문지
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• 제33권5C호
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• pp.378-385
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• 2008

본 논문은 고속 임베디드 시스템에 사용하기 위해 CMOS AD 변환기(Analog-to-Digital Converter)를 설계하였다. 이 AD 변환기는 효율적인 구조로 설계하기 위하여 전압을 예측할 수 있는 플래시 AD 변환기와 자동 영을 기반으로 하여 설계된 비교기를 사용하였다. 이 구조의 변환속도는 기존의 플래시 AD 변환기와 거의 같지만 비교기와 연결된 회로가 줄어들었기 때문에 전체 회로의 크기를 크게 줄일 수 있었다. 이 ADC는 $0.25{\mu}m$ 디지털 CMOS 기술로 구현되었다.

• Journal of Magnetics
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• 제17권3호
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• pp.219-224
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• 2012

In the present study, changes in signal-to-noise ratio (SNR) and apparent diffusion coefficient (ADC) of the diffusion-weighted images in the normal livers were investigated using changes in b values in 1.5 T MR (magnetic resonance) instruments. Respective diffusion-weighted images and ADC map images were obtained from 20 healthy individuals by increasing b values from 50 to 400 and 800 $s/mm^2$ using 1.5T MR scanner between January 2011 and November 2011. At each ADC map image obtained at each b value, ADCs in the right hepatic lobe, spleen and kidney were measured. As a result, ADCs of the right hepatic lobe, spleen and kidney have gradually decreased in the diffusion-weighted images in accordance with the reduced b value. This outcome may be used as preliminary data for applications to various abdominal diseases.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.59-64
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• 2006

단일 기울기 ADC에 사용되는 램프 신호의 기울기는 공정과 주파수 변화에 민감하다. 이러한 변화는 ADC 이득 변화와 이미지 신호 프로세싱의 성능까지 영향을 준다. 본 논문에서는 자동 교정된 램프 신호를 이용한 단일 기울기 ADC를 이용하여 공정과 주파수 변화에 영향을 받지 않은 CMOS 이미지 센서를 제안하다. 본 논문에서 제안된 built-in-self-calibration (BISC) 구조는 공정과 주파수 변화에 상관없이 입력 조도별로 일정한 출력 값을 갖는 단일 기울기 ADC 동작을 가능하게 한다. 제안된 BISC를 탑재한 CMOS 이미지 센서는 $0.35{\mu}m$ 공정을 이용하여 제작하였다. 측정 결과는 제안된 구조가 공정이나 클럭 주파수의 변화에 따라 효과적으로 램프 기울기를 교정한다는 것을 보여준다. 칩 면적의 증가 정도는 $0.7\%$ 미미하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.70-79
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• 2016

This paper proposes a low-power range-scaled 14b 30 MS/s pipeline-SAR composite ADC for high-performance CIS applications. The SAR ADC is employed in the first stage to alleviate a sampling-time mismatch as observed in the conventional SHA-free architecture. A range-scaling technique processes a wide input range of 3.0VP-P without thick-gate-oxide transistors under a 1.8 V supply voltage. The first- and second-stage MDACs share a single amplifier to reduce power consumption and chip area. Moreover, two separate reference voltage drivers for the first-stage SAR ADC and the remaining pipeline stages reduce a reference voltage disturbance caused by the high-speed switching noise from the SAR ADC. The measured DNL and INL of the prototype ADC in a $0.18{\mu}m$ CMOS are within 0.88 LSB and 3.28 LSB, respectively. The ADC shows a maximum SNDR of 65.4 dB and SFDR of 78.9 dB at 30 MS/s, respectively. The ADC with an active die area of $1.43mm^2$ consumes 20.5 mW at a 1.8 V supply voltage and 30 MS/s, which corresponds to a figure-of-merit (FOM) of 0.45 pJ/conversion-step.

• 전자공학회논문지C
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• 제36C권12호
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• pp.20-26
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• 1999

QPSK 통신 방식의 고속 통신 단말기에 필요한 저 전력 3V 6-bit 100MSPS CMOS ADC를 설계하였다. 제안된 ADC는 폴딩 블록, 래치 블록과 디지털 블록으로 구성하였다. 인터폴레이션 블록에서 pMOS를 전류원과 캐스코드형태로 합성하여 기존의 블록보다 선형적인 폴딩신호를 얻었으며 Kickback를 감소시키는 새로운 래치구조로 고속 ADC를 구현하였다. 설계된 칩의 Post-layout 시뮬레이션을 통하여 각 부분의 성능을 평가하였으며, 0.65um 2-poly 2-metal CMOS 공정으로 칩을 제작하였다. 제작된 칩은 대략 $1500{\mu}m{\times}1000{\mu}m$의 유효 칩 면적을 가지며, 실험결과 100MSPS의 속도로 3V 전원에서 40mW의 전력을 소모하며 INL은 ${\pm}0.6LSB$ 이내, DNL은 ${\pm}0.5LSB$ 이내, SNDR은 10MHz 입력 주파수에서 약 33dB의 실험결과를 얻었다.

• 융합신호처리학회논문지
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• 제14권4호
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• pp.249-254
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• 2013

아날로그 신호를 입력받아서 실시간으로 처리하기 위해서는 빠른 곱셈 연산회로와 고속 ADC(A/D converter) 회로가 필요하며 이를 위하여 Double-base Number System(DBNS)이 효과적인 것으로 알려져 있다. DBNS는 2와 3을 밑수로 이용하는 시스템으로서 이진 곱셈기와 비교할 때 곱셈 처리가 매우 빠르며, 칩 면적을 감소시킬 수 있으며, 저소비전력의 장점을 갖고 있다. 그러나 DBNS의 고유특성 때문에 변환오차가 발생하며, 디지털 필터의 구조로 인하여 오차가 연산결과에 누적되어 기존에 사용하던 2진수 방식에 비하여 차단 주파수의 S/N 특성이 저하되는 단점이 있다. 본 논문에서는 필터 계수에 대한 오차를 분석하여 ADC의 엔코더를 비선형으로 설계함으로써 DBNS의 누적오차를 상쇄시키는 방법을 제안하였다. 제안된 시스템은 엔코더 회로만이 수정되었으므로 DBNS의 장점은 그대로 유지된다. 제안한 ADC 엔코더가 비선형임에도 불구하고 -70dB의 차단 주파수 특성을 갖도록 설계한 FIR 필터와 비교하면, 기존의 DBNS 엔코더의 결과는 -35dB를 얻을 수 있었지만, 본 연구에서 제안된 비선형 DBNS 엔코더는 -45dB의 S/N로 -10dB의 향상을 이룰 수 있었다.

• 한국통신학회논문지
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• 제34권2C호
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• pp.145-152
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• 2009

임펄스 기반의 초광대역 통신 기술은 이론적으로 근거리에서 고속의 데이터 전송과 고해상도의 거리 인지 및 무선 측위가 가능하다는 장점을 가지고 있지만 이러한 기능들을 수행하기 위해서는 우선적으로 고속의 ADC (Analog to Digital Convertor)가 요구되며 특히, 시간 기반의 무선 측위 기법을 적용할 경우 더욱 그러하다. 그러나 현실적으로 GHz 이상의 고속의 ADC는 매우 고가이기 때문에 본 논문에서 목표로 하는 저비용을 고려한 저속의 무선 개인 영역 네트워크 (Low Rate - Wireless Personal Area Network; LR-WPAN)에서는 부적합하다. 따라서 본 논문에서는 저속의 ADC로 고정밀의 무선 측위가 가능한 주파수 영역에서의 측위 기법을 소개하고 아날로그 단에서 주파수 변환을 위해 FM (Frequency Modulation) 방식을 접목시킨 새로운 형태의 non-coherent 기반의 수신 구조를 제안한다. 제안된 기법에 대한 성능을 검증하기 위해서 IEEE 802.15.4a TG에서 제시한 채널 모델을 적용하였으며 시뮬레이션 결과로부터 제안된 방안의 우수성을 검증하였다.

• 한국통신학회논문지
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• 제38C권7호
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• pp.623-629
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• 2013

본 논문에서는 뇌파 전송 프로토콜 설계하고 이를 검증할 테스트 플랫폼 제작 결과를 소개한다. 건식 전극에서 검출된 뇌파는 인접한 ADC(analog-to-digital converter)를 거쳐 디지털 신호로 변환되고, 각 센서 노드에서 디지털 신호로 변환된 뇌파는 $I^2C$(inter-integrated circuit) 프로토콜을 통해서 DSP(digital signal processor) 플랫폼으로 전송된다. DSP 플랫폼에서는 뇌파 전처리 알고리즘 수행 및 뇌 특성 벡터 추출 등의 기능을 수행한다. 본 연구에서는 각 채널당 10비트 또는 12비트 ADC를 사용하여 최대 16채널의 데이터를 전송하기 위하여 $I^2C$ 프로토콜을 적용하였다. 실험결과 4바이트 데이터 버스트전송을 수행하면 통신오버헤드가 2.16배로 측정이 되어 10 비트 또는 12 비트 1 ksps ADC를 16채널로 사용시 총 데이터전송율이 각각 345.6 kbps, 414.72 kbps 로 확인되었다. 따라서 400 kbps 고속전송모드 $I^2C$를 사용할 경우 ADC 비트에 따라서 슬레이브와 마스터의 채널비가 각각 16:1, $(8:1){\times}2$ 로 되어야 한다.