• 전자공학회논문지A
• /
• 제29A권2호
• /
• pp.33-40
• /
• 1992

The design method of signal delay line system using indirect frequency synthesizer is presented. The variable signal delay line system with 2[nsec] step of delay time at center frequency 60[MHz], bandwidth 500[KHz] and range 5.24-5.81[x10S0-6Tsec] is designed and fabricated. The results were met with good characteristics to be variable delay time of average 2.01[nsec] per step.

• 전기학회논문지
• /
• 제61권2호
• /
• pp.324-328
• /
• 2012

A recovered jitter of CDR(Clock and Data Recovery) Circuit based on Dual-loop DLL(Delay Locked Loop) for data recovery in high speed serial data communication is changed by depending on the input data and reference clock frequency. In this paper, 2-step DPC which has constant jitter performance for wide-range input frequency is proposed. The designed prototype 2-step CDR using proposed 2-step DPC has operation frequency between 200Mbps and 4Gbps. Average delay step of 2-step DPC is 10ps. Designed CDR circuit was tested with 0.18um CMOS process.

• ETRI Journal
• /
• 제40권6호
• /
• pp.693-698
• /
• 2018

This paper presents a true-time delay (TTD) using a commercial $0.13-{\mu}m$ CMOS process for wideband phased-array antennas without the beam squint. The proposed TTD consists of four wideband distributed gain amplifiers (WDGAs), a 7-bit TTD circuit, and a 6-bit digital step attenuator (DSA) circuit. The T-type attenuator with a low-pass filter and the WDGAs are implemented for a low insertion loss error between the reference and time-delay states, and has a flat gain performance. The overall gain and return losses are >7 dB and >10 dB, respectively, at 2 GHz-18 GHz. The maximum time delay of 198 ps with a 1.56-ps step and the maximum attenuation of 31.5 dB with a 0.5-dB step are achieved at 2 GHz-18 GHz. The RMS time-delay and amplitude errors are <3 ps and <1 dB, respectively, at 2 GHz-18 GHz. An output P1 dB of <-0.5 dBm is achieved at 2 GHz-18 GHz. The chip size is $3.3{\times}1.6mm^2$, including pads, and the DC power consumption is 370 mW for a 3.3-V supply voltage.

• 한국통신학회논문지
• /
• 제28권2C호
• /
• pp.181-192
• /
• 2003

통신 채널에서 블라인드 등화는 전송효율을 저하시키는 훈련신호나 채널의 사전 정보가 필요치 않은 장점 때문에 많은 연구가 진행되어 왔다. 선형예측을 이용한 블라인드 등화는 등화기의 차수 추정 오차에 강인하며 적응 알고리듬을 이용하여 효율적으로 구현할 수 있는 장점이 있다. 하지만 기존의 one-step 선형예측을 이용한 블라인드 등화기는 임의의 결정 지연에 대해서는 구현할 수 없는 단점이 있다. 본 논문에서는 SIMO 채널에서 one-step 순방향 선형예측 필터를 이용하여 임의의 결정 지연을 갖는 블라인드 등화기를 제안한다. 제안한 알고리듬은 순방향 추정 오차를 훈련신호로 사용하여 최적의 결정 지연을 갖는 블라인드 등화기를 구하였으며 모의실험을 통하여 본 논문에서 제안한 알고리듬의 성능을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제44권11호
• /
• pp.119-126
• /
• 2007

본 논문은 CMOS 디지털 회로에서 delay에 영향을 미치는 crosstalk을 gate의 downsizing이나 upsizing으로 발생을 회피하기 위한 효율적인 휴리스틱 알고리즘을 제시한다. 제안된 알고리즘은 게이트 사이징을 2가지 step으로 분류하며 avoidance 효과를 극대화하기 위해서 step1에서는 downsizing, step2에서는 upsizing을 순차적으로 적용하여 critical path에 인접하는 aggressor들을 차례로 회피해 나간다. 제시된 알고리즘은 LGSynth91 벤치마크 회로에 대한 테스트 결과 효율성을 검증 하였으며 실험 결과는 평균적으로 8.64%의 Crosstalk Avoidance 효과를 보여줬다. 이 결과로 제시된 새로운 알고리즘의 가능성을 입증하였다.

• 대한전자공학회논문지SD
• /
• 제47권5호
• /
• pp.87-93
• /
• 2010

본 논문에서는 디지털 위상동기루프에서 사용하는 고해상도와 넓은 입력 범위를 가지는 2 단계 시간-디지털 변환기(TDC)구조를 제안한다. 디지털 위상동기루프에서 디지털 오실레이터의 출력 주파수와 기준 주파수와의 위상 차이를 비교하는데 사용하는 TDC는 고해상도로 구현되어야 위상고정루프의 잡음 특성을 좋게 한다. 기존의 TDC의 구조는 인버터로 구성된 지연 라인으로 이루어져 있어 그 해상도는 지연 라인을 구성하는 인버터의 지연 시간에 의해 결정되며, 이는 트랜지스터의 크기에 의해 결정된다. 따라서 특정 공정상에서 TDC의 해상도는 어느 값 이상으로 높일 수 없는 문제점이 있다. 본 논문에서는 인버터보다 작은 값의 지연 시간을 구현하기 위해 위상-인터폴레이션 기법을 사용하였으며, 시간 증폭기를 사용하여 작은 지연 시간을 큰 값으로 증폭하여 다시 TDC에 입력하는 2 단계로 구성하여 고해상도의 TDC를 설계하였다. 시간 증폭기의 이득에 영향을 주는 두 입력의 시간 차이를 작은 값으로 구현하기 위해 지연 시간이 다른 두 인버터의 차이를 이용하여 매우 작은 값의 시간 차이를 구현하여 시간증폭기의 성능을 높였다. 제안하는 TDC는 $0.13{\mu}m$ CMOS 공정으로 설계 되었으며 전체 면적은 $800{\mu}m{\times}850{\mu}m$이다. 1.2 V의 공급전압에서 12 mA의 전류를 사용하며 0.357 ps의 해상도와 200 ps의 입력 범위를 가진다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제13권3호
• /
• pp.193-197
• /
• 2013

This paper presents a 5-bit true time delay circuit using a standard 0.18 ${\mu}m$ CMOS process for the broadband phased array antenna without the beam squint. The maximum time delay of ~106 ps with the delay step of ~3.3 ps is achieved at 5-20 GHz. The RMS group delay and amplitude errors are < 1 ps and <2 dB, respectively. The measured insertion loss is <27 dB and the input and output return losses are <12 dB at 5-15 GHz. The current consumption is nearly zero with 1.8 V supply. The chip size is $1.04{\times}0.85\;mm^2$ including pads.

• 제어로봇시스템학회논문지
• /
• 제5권2호
• /
• pp.166-173
• /
• 1999

Reference models are used in many control algorithms for improvement of transient response characteristics. They provide desired trajectories that the plant should follow Most control systems have bounded control inputs to avoid saturation of the plant. If we design the reference models that do not account for limits of the control inputs, control performance of the system may be deteriorated. In this paper a new approach of avoiding saturation by varying the reference model for TDC(time delay control) based systems subject to step changes in the reference input. In this scheme, the variable reference model is determined based on the information on control inputs and the size of the step changes in the reference inputs. This scheme was verified by application to the BLDC motor position control system in simulations and experiments. The responses of the TDC with the variable reference model showed better tracking performance than that with the fixed reference model.

• 제어로봇시스템학회:학술대회논문집
• /
• 제어로봇시스템학회 2003년도 ICCAS
• /
• pp.2298-2303
• /
• 2003

In this paper, very simple methods based on the exponential analysis are presented by which transfer function models for processes can easily be obtained. These methods employ step responses or impulse responses of the processes. These can also give a more precise transfer function model compared to the well-known graphical methods. Transfer functions are determined based on Prony method, which is one of the oldest and the most representative methods in the exponential analysis. Here, the method is reformed and applied to obtain the so-called low-order transfer function with pure time delay from the data of the step response. The effectiveness of the proposed method is examined through several numerical examples and experiments of the 2-tank level control process.

• KSII Transactions on Internet and Information Systems (TIIS)
• /
• 제9권9호
• /
• pp.3496-3514
• /
• 2015

One of the challenging tasks in Mobile Ad hoc Network is to discover precise optimal routing solution due to the infrastructure-less dynamic behavior of wireless mobile nodes. Ant Colony Optimization, a swarm Intelligence technique, inspired by the foraging behaviour of ants in colonies was used in the past research works to compute the optimal path. In this paper, we propose a Recurrent Ant Colony Optimization (RECACO) that executes the actual Ant Colony Optimization iteratively based on recurrent value in order to obtain an optimal path convergence. Each iteration involves three steps: Pheromone tracking, Pheromone renewal and Node selection based on the residual energy in the mobile nodes. The novelty of our approach is the inclusion of new pheromone updating strategy in both online step-by-step pheromone renewal mode and online delayed pheromone renewal mode with the use of newly proposed metric named ELD (Energy Load Delay) based on energy, Load balancing and end-to-end delay metrics to measure the performance. RECACO is implemented using network simulator NS2.34. The implementation results show that the proposed algorithm outperforms the existing algorithms like AODV, ACO, LBE-ARAMA in terms of Energy, Delay, Packet Delivery Ratio and Network life time.