• 전기학회논문지
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• 제60권4호
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• pp.871-876
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• 2011

In this paper, a voltage-controlled frequency tunable current-mode integrator and a 3rd-order current-mode Chebyshev filter in 1.8V-$0.18{\mu}m$ CMOS is realized for software radio applications in system-on-chips. This filter is used for reconstruction purposes between a current-steering DAC and a current-mode mixer. Power consumption of the designed filter can be reduced by using a current-mode small size integrator. And also, cutoff frequency of this filter is variable between 1.2MHz and 10.1MHz, the power consumption is 2.85mW. And the voltage bias compensated circuit is used to control the voltage variation.in the designed filter.

• 한국인터넷방송통신학회논문지
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• 제12권6호
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• pp.279-283
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• 2012

본 논문에서는 모바일용 터치 스크린에서 손가락이 닿는 부분의 좌표를 계산하여 출력하는 저전력 고속 터치 제어 회로를 설계하고 구현하였다. 시스템 클럭은 10MHz이고, 채널 수는 21개, 대기 상태 전류는 $20{\mu}A$ 이고, 다이나믹 레인지는 140pF ~ 400pF 이며, 응답 시간은 0.1ms/frame이다. 저전력을 위한 전력 관리 회로와 보드, 습도, 온도에 따른 자동 임피이던스 보정 기능과 주변 키 및 패턴 간섭 억제 기능 및 직렬 인터페이스 I2C, SPI 기능을 구현하였다. 설계된 제어 회로의 성능은 FPGA와 $0.18{\mu}m$ CMOS 표준 공정을 이용하여 측정하였다. 구현된 제어회로는 모바일 폰이나 스마트 리모트 컨트롤로에 응용할 수 있도록, 다이아몬드 형태를 이용한 2 레이어 ITO용 모듈과 원가절감을 위한 단일 레이어 ITO 모듈에 사용 가능하도록 설계하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.143-146
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• 2011

본 논문은 1.2Vpp differential 입력 범위를 가지는 50-MS/s 10-hit pipelined ADC를 소개한다. 설계된 pipelined ADC는 8단의 1.5bit/stage, 1단의 2bit/stage와 digital correction 블록, bias circuit 및 reference driver, 그리고 clock generator로 구성된다. 1.5bit/stage는 sub-ADC, DAC, gain stage로 구성된다. 특히, 설계된 pipelined ADC에서는 hardware와 power consumption을 줄이기 위해 SHA를 제거하였으며, 전체 ADC의 dynamic performance를 향상시키기 위해 linearity가 개선된 bootstrapped switch를 사용하였다. Sub-ADC를 위한 reference 전압은 외부에서 인가하지 않고 on-chip reference driver에서 발생시킨다. 제안된 pipelined ADC는 1.8V supply, $0.18{\mu}m$ 1-poly 5-metal CMOS 공정에서 설계되었으며, power decoupling capacitor를 포함하여 $0.95mm^2$의 칩 면적을 가진다. 또한, 60mW의 전력소모를 가진다. 또한, Nyquist sampling rate에서 9.3-bit의 ENOB를 나타내었다.

• Journal of electromagnetic engineering and science
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• 제8권3호
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• pp.134-137
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• 2008

This paper proposes a novel quadrature VCO(QVCO) based on direct back-gate second harmonic coupling. The QVCO directly couples the current sources of the conventional LC VCOs through the back-gate instead of front-gate to generate quadrature signals. By the second harmonic injection locking, the two LC VCOs can generate quadrature signals without using on-chip transformer, or stability problem that is inherent in the direct front-gate second harmonic coupling. The proposed QVCO is implemented in $0.18{\mu}m$ CMOS technology operating at 2 GHz with 5.0 mA core current consumption from 1.8 V power supply. The measured phase noise of the proposed QVCO is - 63 dBc/Hz at 10 kHz offset, -95 dBc/Hz at 100 kHz offset, and -116 dBc/Hz at 1 MHz offset from the 2 GHz output frequency, respectively. The calculated figure of merit(FOM) is about -174 dBc/Hz at 1 MHz offset. The measured image band rejection is 46 dB which corresponds to the phase error of $0.6^{\circ}$.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권3호
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• pp.207-212
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• 2013

A new CMOS voltage-bias differential LC voltage-controlled oscillator (LC-VCO) with active source degeneration is proposed. The proposed degeneration technique preserves the quality factor of the LC-tank which leads to improvement in phase noise of VCO oscillators. The proposed VCO shows the high figure of merit (FOM) with large tuning range, low power, and small chip size compared to those of conventional voltage-bias differential LC-VCO. The proposed VCO implemented in 0.18-${\mu}m$ CMOS shows the phase noise of -118 dBc/Hz at 1 MHz offset oscillating at 5.03 GHz, tuning range of 12%, occupies 0.15 $mm^2$ of chip area while dissipating 1.44 mW from 0.8 V supply.

• 전기학회논문지
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• 제65권3호
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• pp.452-456
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• 2016

In this paper, a dual-channel readout amplifier array is realized in a standard $0.18{\mu}m$ CMOS technology for the applications of panoramic scan LADAR systems. Each channel consists of a PIN photodiode with 0.9 A/W responsivity and a 1.0 Gb/s readout amplifier(ROA). The proposed ROA shares the basic configuration of the previously reported feedforward TIA, except that it exploits a replica input to exclude a low pass filter(LPF), thus reducing chip area and improving integration level, and to efficiently reject common-mode noises. Measured results demonstrate that each channel achieves $70dB{\Omega}$ transimpedance gain, 829 MHz bandwidth, -22 dBm sensitivity for $10^{-9}BER$, -34 dB crosstalk between adjacent channels, and 45 mW power dissipation from a single 1.8 V supply.

• 한국멀티미디어학회논문지
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• 제14권5호
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• pp.614-621
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• 2011

본 논문은 Mobile-DTV 응용을 위한 광대역 DCO(Digitally Controlled Oscillator)의 설계에 대해 다룬다. DCO는 발전 주파수를 생성하는 회로로 ADPLL(All-digital Phase-locked Loop)의 핵심 블록이다. 본 논문에서는 광대역 DCO 설계를 위해 기존의 Fixed delay chain을 변형한 binary delay chain(BDC) 구조를 제안하였다. 제안된 구조는 $2^i$ 형태로 $0{\leq}i{\leq}n-1$ 범위의 서로 다른 지연시간을 갖는 여러개의 지연셀의 조합을 통해 발진 주파수를 생성한다. BDC 형태는 응용에 맞는 지연셀의 조합과 해상도를 선택할 수 있기 때문에 지연셀의 최적화가 가능하다. 제안된 DCO는 1.8V chartered $0.18{\mu}m$ CMOS 공정을 이용하여 Cadence사의 Spectre RF 툴에서 검증되었다. 실험결과 77MHz~2.07GHz의 주파수 대역파 3ps의 해상도를 나타내었다. 위상잡음은 Mobile-DTV 표준의 최대 주파수인 1675MHz에서 -101dBc/Hz@1MHz를 나타내었고 전력소모는 5.87mW를 나타내었다. 이는 ATSC-M/H, DVB-H, ISDB-T, T-DMB 등 Mobile-DTV의 표준을 만족한다.

• 전기전자학회논문지
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• 제19권1호
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• pp.87-93
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• 2015

본 논문에서는 디지털 패스가 없는 연산증폭기 공유 기법을 이용한 $145{\mu}W$, 87dB SNR을 갖는 저전력 3차 Sigma-Delta 변조기를 제안한다. 기존 구조는 아날로그와 디지털 패스를 사용한 구조로 첫 번째 적분기의 계수가 작다는 단점을 지연된 피드포워드 패스를 추가하여 개선하였다. 제안한 구조는 디지털 패스를 제거하여 첫 번째 적분기의 계수를 크게 하였고 연상증폭기 공유 기법을 이용하여 전력소모가 기준 구조보다 적다. 전원전압 1.8V, 신호대역폭 20KHz, 샘플링 주파수 2.8224MHz 조건에서 $0.18{\mu}m$ CMOS 공정을 이용하여 제안한 구조의 시뮬레이션한 결과, SNR(Signal to Noise Ratio)은 87dB, 전력소비는 $145{\mu}W$이다.

• 한국정보통신학회논문지
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• 제22권7호
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• pp.993-1000
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• 2018

본 논문에서는 셀프-캐스코드 구조를 이용한 LDO 레귤레이터를 제안하였다. 셀프-캐스코드 구조의 소스 측 MOSFET의 채널 길이를 조절하고, 드레인 측 MOSFET의 바디에 순방향 전압을 인가함으로써 최적화하였다. 오차 증폭기 입력 차동단의 셀프-캐스코드 구조는 높은 트랜스컨덕턴스를 가지도록, 출력단은 높은 출력 저항을 가지도록 최적화하였다. 제안 된 LDO 레귤레이터는 $0.18{\mu}m$ CMOS 공정을 사용하였고, SPECTERE를 이용하여 시뮬레이션 되었다. 제안 된 셀프-캐스코드 구조를 이용한 LDO 레귤레이터의 로드 레귤레이션은 0.03V/A로 기존 LDO의 0.29V/A보다 급격하게 개선되었다. 라인 레귤레이션은 2.23mV/V로 기존 회로보다 약 3배 향상되었다. 안정화 속도는 625ns로 기존 회로보다 346ns 개선되었다.

• 한국산업정보학회논문지
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• 제22권2호
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• pp.71-78
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• 2017

본 논문에서는 휴대기기용 DC-DC 부스트 컨버터를 설계하였다. 제안하는 DC-DC 부스트 컨버터는 1MHz의 스위칭 주파수로 구동되며, 인덕터, 출력 커패시터, MOS 트랜지스터 등으로 이루어지는 파워단 부분과 보호회로단, 컨트롤블럭단으로 구성하였다. CMOS magnachip $0.18{\mu}m$ 공정을 이용하여 SPICE 모의실험을 통하여 동작을 확인하였고, 칩을 제작하여 모의실험결과와 비교 분석하였다. 설계된 컨버터는 3.3 V 입력 전압 조건에서 출력전압 4.8 V 가 나타났고, 출력전류 95 mA 로 기존의 25~50 mA보다 큰 출력을 얻었다.