• 전기전자학회논문지
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• 제14권4호
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• pp.257-262
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• 2010

본 논문에서는 5.25 GHz에서 넓은 이득 제어범위를 갖는 저전력 가변 이득 프론트-엔드를 설계하였다. 넓은 이득 제어범위를 갖기 위해, 제안된 저잡음 증폭에서는 가변이득 증폭기의 소스에 p-타입 트랜지스터를 연결하였다. 이 방법을 통해 증폭기의 바이어스 전류와 소스 임피던스를 동시에 조절할 수 있었다. 따라서 제안된 저잡음 증폭기는 넓은 이득 제어범위를 갖는다. 믹서에서는 입력 트랜스컨덕턴스단으로 p-타입 트랜지스터를 사용한 폴디드 구조가 제안되었다. 이 구조에서 믹서는 작은 공급 전압에서 각 단에 필요한 만큼의 전류만 흘려주기 때문에 저전력에서도 작동을 할 수 있다. 제안된 프론트-엔드는 최대 33.2 dB의 이득과 17 dB의 넓은 이득 제어범위를 갖는다. 이 때, 잡음지수와 IIP3는 각각 4.8 dB, -8.5 dBm을 갖는다. 이러한 동작을 하는 동안, 제안된 회로는 최대 이득상태에서 7.1 mW, 최소 이득상태에서 2.6 mW의 적은 전력을 소비한다. 시뮬레이션 결과는 TSMC $0.18\;{\mu}m$ CMOS 공정에서 Cadence를 이용하여 얻어졌다.

• 한국정보통신학회논문지
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• 제22권7호
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• pp.993-1000
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• 2018

본 논문에서는 셀프-캐스코드 구조를 이용한 LDO 레귤레이터를 제안하였다. 셀프-캐스코드 구조의 소스 측 MOSFET의 채널 길이를 조절하고, 드레인 측 MOSFET의 바디에 순방향 전압을 인가함으로써 최적화하였다. 오차 증폭기 입력 차동단의 셀프-캐스코드 구조는 높은 트랜스컨덕턴스를 가지도록, 출력단은 높은 출력 저항을 가지도록 최적화하였다. 제안 된 LDO 레귤레이터는 $0.18{\mu}m$ CMOS 공정을 사용하였고, SPECTERE를 이용하여 시뮬레이션 되었다. 제안 된 셀프-캐스코드 구조를 이용한 LDO 레귤레이터의 로드 레귤레이션은 0.03V/A로 기존 LDO의 0.29V/A보다 급격하게 개선되었다. 라인 레귤레이션은 2.23mV/V로 기존 회로보다 약 3배 향상되었다. 안정화 속도는 625ns로 기존 회로보다 346ns 개선되었다.

• 전기전자학회논문지
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• 제25권3호
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• pp.511-516
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• 2021

AlGaN/GaN 반도체 위에 금속이 접합된 HEMT와 SiO₂와 NiO를 게이트 층간막으로 갖는 MOSHFET를 제작하고 NiO 박막에 따른 효과와 특성변화의 원인을 연구하였다. HEMT 구조에서 보인 -3.79 V의 문턱전압은 SiO₂를 층간막으로 했을 때 - 5.52 V로 -1.73 V의 음방향 변화를, NiO를 층간막으로 했을 때 -2.76 V로 +1.03 V의 양방향 변화를 나타냈다. 또 NiO MOSFET의 경우 선형성이 증가하여 넓은 범위에 걸쳐 균일한 트랜스컨덕턴스 특성을 나타냈으며 0 V 이상의 게이트 전압에서는 HEMT와 SiO₂ MOSHFET보다 더 높은 값을 보였다. 게이트에 입력된 펄스신호가 -5 V~0 V로 스윙할 때 HEMT의 포화 드레인 전류는 0.1 Hz~10 Hz의 주파수에서 20%의 감소를 보인 뒤 그 값을 유지하였으나, NiO MOSHFET은 10 Hz에서부터 지속적으로 감소하여 서로 다른 응답특성을 보였다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.55-64
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• 2006

본 설계에서는 무선 랜 등 최첨단 무선 통신 및 고급영상 처리 시스템과 같이 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템 응용을 위해 기존의 보정기법을 사용하지 않는 14b 70MS/s 0.13um CMOS A/D 변환기(Analog-to-Digital Converts- ADC)를 제안한다. 제안하는 がU는 중요한 커패시터 열에 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법으로 소자 부정합에 의한 영향을 최소화하였고, 3단 파이프라인 구조로 고해상도와 높은 신호처리속도와 함께 전력 소모 및 면적을 최적화하였다. 입력 단 SHA 회로에는 Nyquist 입력에서도 14비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 (gate-bootstrapping) 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 14비트에 필요한 높은 DC전압 이득을 얻음과 동시에 충분한 위상 여유를 갖도록 하였으며, 최종 단 6b flash ADC에는 6비트 정확도 구현을 위해 2단 오픈-루프 오프셋 샘플링 기법을 적용하였으며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um CMOS 공정으로 요구되는 2.5V 전원 전압 인가를 위해 최소 채널길이는 0.35um를 사용하여 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 0.65LSB, 1.80LSB의 수준을 보이며, 70MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 66dB, 81dB를 보여준다. 시제품 ADC의 칩 면적은 $3.3mm^2$이며 전력 소모는 2.5V 전원 전압에서 235mW이다.

• 한국정보통신학회논문지
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• 제20권7호
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• pp.1303-1310
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• 2016

본 논문에서는 전원전압 0.5V의 심전도 검사기(ECG)를 설계하고 칩으로 제작하여 성능을 확인하였다. ECG는 계측 증폭기, 6차 gm-C 저역 통과 필터 그리고 가변이득증폭기로 구성되어 있다. 계측증폭기는 이득이 34.8dB, 6차 gm-C 저역 통과 필터는 400Hz의 차단주파수를 가지게 설계되었다. 저역 통과 필터의 연산 트랜스컨덕턴스 증폭기는 저전압 동작을 위하여 차동 바디 입력 방법을 사용하였다. 가변이득증폭기의 이득 범위는 6.1~26.4dB로 설계되었다. 설계된 심전도 검사기는 TSMC $0.18{\mu}m$ CMOS 공정을 이용하여 $858{\mu}m{\times}580{\mu}m$의 칩크기로 제작되었다. 측정은 입력 신호를 포화시키지 않도록 외부 연결 저항을 조절하여 이득을 낮춘 상태에서 진행한바, 중간 주파수 이득 28.7dB, 대역폭은 0.5 - 630Hz을 얻었으며, 전원전압 0.5V에서 동작함을 확인하였다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.27-35
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• 2008

본 논문에서는 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 Software Defined Radio (SDR) 시스템 응용을 위한 14비트 150MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 고해상도를 얻기 위한 특별한 보정 기법을 사용하지 않는 4단 파이프라인 구조로 설계하였고, 각 단의 샘플링 커패시턴스와 증폭기의 입력 트랜스컨덕턴스에 각각 최적화된 스케일링 계수를 적용하여 요구되는 열잡음 성능 및 속도를 만족하는 동시에 소모되는 전력을 최소화하였다. 또한, 소자 부정합에 의한 영향을 줄이면서 14비트 이상의 해상도를 얻기 위해 MDAC의 커패시터 열에는 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 제안하였으며, 온도 및 전원 전압에 독립적인 기준 전류 및 전압 발생기를 온-칩 RC 필터와 함께 칩 내부에 집적하고 칩 외부에 C 필터를 추가로 사용하여 스위칭 잡음에 의한 영향을 최소화하였고, 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 최대 0.81LSB, 2.83LSB의 수준을 보이며, 동적 성능은 120MS/s와 150MS/s의 동작 속도에서 각각 최대 64dB, 61dB의 SNDR과 71dB, 70dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $2.0mm^2$ 이며 전력 소모는 1.2V 전원 전압에서 140mW이다.

• 대한전자공학회논문지SD
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• 제48권3호
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• pp.34-41
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• 2011

본 논문은 넓은 튜닝 범위와 정밀한 해상도 성능을 가지는 능동 인덕터를 이용한 디지털 제어 발진기에 대한 논문이다. 디지털 제어 발진기의 주파수를 조정하기 위해 능동 인덕터의 트랜스컨덕턴스를 디지털적으로 조정하는 구조를 제안하였으며, 디지털 제어 발진기의 이득 또한 디지털적으로 조정하여 이득 변화를 상쇄하도록 하였다. 또한, 넓은 튜닝 영역과 정밀한 해상도를 구현하기 위해 자동 3 단계 주파수 및 이득 튜닝 루프를 제안하였다. 디지털 제어 발진기의 총 주파수 튜닝 영역은 2.1 GHz ~ 3.5 GHz로 1.4 GHz의 영역으로 이는 2.4 GHz의 중간 주파수에 대하여 58 %에 해당한다. 유효 주파수 해상도는 시그마 델타 모듈레이터를 사용하여 0.14 kHz/LSB를 구현하였다. 제안하는 디지털 제어 발진기는 0.13 ${\mu}m$ CMOS 공정으로 설계 되었다. 전체전력 소모는 1.2 V 공급전압에서 6.6 mW이며 위상 잡음 성능은 2.4 GHz 중간 주파수의 경우, 1 MHz 오프셋에서 -120.67dBc/Hz 성능을 보이고 있다.

• 전기전자학회논문지
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• 제11권4호
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• pp.152-157
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• 2007

본 연구에서는 AlGaN/GaN HEMT (High electron mobility transistor)를 제작하고 20 mTorr의 챔버 압력과 15 sccm의 ${N_2}O$ 유량, 40 W의 RF 전력의 조건으로 원거리에서 형성된 플라즈마로 소스와 드레인 영역을 10초${\sim}$120초 동안 처리하여 HEMT의 전기적 특성을 관찰하였다. 상온에서 ${N_2}O$ 플라즈마에 처리한 경우 HEMT의 특성이 변화하지 않았으나 $200^{\circ}C$의 온도에서 10초 동안 처리한 경우 게이트 길이가 1um, 소스와 드레인 사이의 거리가 4um인 HEMT의 게이트 누설전류가 246 nA로부터 1.2 pA로 크게 감소하였다. 또한 25 um 떨어진 200um 폭의 두 활성층 사이 누설전류가 3 uA로부터 7 nA로 감소하였으며 720 ${\Omega}/{\box}$의 활성층의 면저항을 608 ${\Omega}/{\box}$로 감소시켜 도전율의 증가를 나타내기도 하였다. ${N_2}O$ 플라즈마의 처리에 의한 전기적 특성 개선은 10초 이내의 짧은 시간 동안 이루어지며 더 이상의 처리는 누설전류 특성 개선에 도움이 되지 않았다. 또한 ${N_2}O$ 플라즈마 처리로 개선된 특성은 $SiO_2$의 증착과 식각 후에도 개선된 특성이 유지되었다. ${N_2}O$ 플라즈마의 처리는 트랜지스터의 트랜스컨덕턴스와 드레인 전류의 증가, 드레인 전류의 차단특성의 개선에도 기여하여 고품위의 AlGaN/GaN HEMT 제작에 효과적으로 이용될 수 있음이 확인되었다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.77-85
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• 2008

본 논문에서는 TFT-LCD 디스플레이 및 디지털 TV 시스템 응용과 같이 고속으로 동작하며 고해상도, 저전력 및 소면적을 동시에 요구하는 고화질 영상시스템 응용을 위한 12비트 130MS/s 108mW $1.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 3단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리 속도에서 전력 소모 및 면적을 최적화하였다. 입력단 SHA 회로에는 Nyquist 입력에서도 12비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 12비트에 필요한 높은 DC 전압 이득과 충분한 위상 여유를 갖도록 하였으며, MDAC의 커패시터 열에는 높은 소자 매칭을 얻기 위하여 각각의 커패시터 주위를 공정에서 제공하는 모든 금속선으로 둘러싸는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 한편, 제안하는 ADC에는 전원 전압 및 온도에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.69LSB, 2.12LSB의 수준을 보이며, 동적 성능으로는 120MS/s와 130MS/s의 동작 속도에서 각각 최대 53dB, 51dB의 SNDR과 68dB, 66dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.8V 전원 전압과 130MS/s에서 108mW이다.

• 전기전자학회논문지
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• 제17권1호
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• pp.71-76
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• 2013

본 연구에서는 AlGaN/GaN HEMT (High electron mobility transistor)를 제작하고 채널폭의 감소에 따른 특성의 변화를 고찰하였다. AlGaN/GaN 이종접합구조 기반의 기판 위에 채널의 길이는 $1{\mu}m$, 채널 폭은 각각 $0.5{\sim}9{\mu}m$가 되도록 전자선 리소그라피 방법으로 트랜지스터를 제작하였다. 게이트를 형성하지 않은 상태에서 채널의 면저항을 측정한 결과 sub-${\mu}m$ 크기로 채널폭이 작아짐에 따라 채널의 면저항이 급격히 증가하였으며, 트랜지스터의 문턱전압은 $1.6{\mu}m$와 $9{\mu}m$의 채널폭에서 -2.85 V 이었으며 $0.9{\mu}m$의 채널폭에서 50 mV의 변화, $0.5{\mu}m$에서는 350 mV로 더욱 큰 변화를 보였다. 트랜스컨덕턴스는 250 mS/mm 내외의 값으로부터 sub-${\mu}m$ 채널에서 150 mS/mm로 채널폭에 따라 감소하였다. 또한, 게이트의 역방향 누설전류는 채널폭에 따라 감소하였으나 sub-${\mu}m$ 크기에서는 감소가 둔화되었는데 채널폭이 작아짐에 따라 나타는 이와 같은 일련의 현상들은 AlGaN 층의 strain 감소로 인한 압전분극 감소가 원인이 되는 것으로 사료된다.