• 제목/요약/키워드: 적층형 M3D

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터널링 전계효과 트랜지스터로 구성된 3차원 적층형 집적회로에 대한 연구 (Study of monolithic 3D integrated-circuit consisting of tunneling field-effect transistors)

  • 유윤섭
    • 한국정보통신학회논문지
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    • 제26권5호
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    • pp.682-687
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    • 2022
  • 터널링 전계효과 트랜지스터(tunneling field-effect transistor; TFET)로 적층된 3차원 적층형 집적회로(monolithic 3D integrated-circuit; M3DIC)에 대한 연구 결과를 소개한다. TFET는 MOSFET(metal-oxide-semiconductor field-effect transistor)와 달리 소스와 드레인이 비대칭 구조이므로 대칭구조인 MOSFET의 레이아웃과 다르게 설계된다. 비대칭 구조로 인해서 다양한 인버터 구조 및 레이아웃이 가능하고, 그 중에서 최소 금속선 레이어를 가지는 단순한 인버터 구조를 제안한다. 비대칭 구조의 TFET를 순차적으로 적층한 논리 게이트인 NAND 게이트, NOR 게이트 등의 M3DIC의 구조와 레이아웃을 제안된 인버터 구조를 바탕으로 제안한다. 소자와 회로 시뮬레이터를 이용해서 제안된 M3D 논리게이트의 전압전달특성 결과를 조사하고 각 논리 게이트의 동작을 검증한다. M3D 논리 게이트 별 셀 면적은 2차원 평면의 논리게이트에 비해서 약 50% 감소된다.

Junctionless FET로 구성된 적층형 3차원 인버터의 전기적 상호작용에 대한 연구 (Electrical Coupling of Monolithic 3D Inverter Consisting of Junctionless FET)

  • 장호영;김경원;안태준;유윤섭
    • 한국정보통신학회:학술대회논문집
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    • 한국정보통신학회 2016년도 추계학술대회
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    • pp.614-615
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    • 2016
  • Junctionless FET(JLFET)로 구성된 적층형 3차원 인버터의 전기적 상호작용을 연구하였다. 상단과 하단 트랜지스터의 사이에 Inter Layer Dielectric (ILD) 두께가 50 nm 이하일 때에 하단 트랜지스터의 게이트 전압에 따라서 상단 트랜지스터에 전류-전압 특성이 급격히 변화하는 모습을 보였다. 따라서, 적층형 구조를 사용할 때에도 두 트랜지스터의 거리에 따른 전기적 상호작용을 고려해야 한다.

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Junctionless FET로 구성된 적층형 3차원 인버터의 AC 특성에 대한 연구 (AC Electrical Coupling of Monolithic 3D Inverter Consisting of Junctionless FET)

  • 김경원;안태준;유윤섭
    • 한국정보통신학회:학술대회논문집
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    • 한국정보통신학회 2017년도 춘계학술대회
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    • pp.529-530
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    • 2017
  • Junctionless FET(JLFET)로 구성된 적층형 3차원 인버터의 전기적 상호작용을 연구하였다. Inter Layer Dielectirc (ILD) 두께에 따른 상단 JLFET의 $N_{gate}-N_{gate}$ 정전용량과 전달 컨덕턴스의 특성 변화를 하단 JLFET 게이트 전압에 따라서 조사하였다. 상단과 하단 JLFET 사이 간격이 수십 nm 인 적층형 구조를 사용할 때에 두 트랜지스터의 거리에 따른 AC 전기적인 상호작용을 고려해야 한다.

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적층형 압전 액튜에이터의 제조 및 압전특성 (Processing parameter and piezoelectric properties of multilayted piezoelectric actuator)

  • 김용혁;박수창;최명규;김재호
    • E2M - 전기 전자와 첨단 소재
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    • 제3권4호
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    • pp.271-278
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    • 1990
  • 본 논문에서는 내부전극 Pt를 갖는 적층형 압전액튜에이터의 제조와 적층수에 따른 압전액튜에이터 압전특성에 대해 조사 연구하였다. 먼저, Dr.blade방법을 사용하여 두께 ~220.mu.m의 PZT green sheet를 제작하였다. green sheet의 밀도는 결합제 양과 외부압력에 대해 크게 의존하였으며 소결체의 밀도는 green sheet의 밀도가 커질수록 더 높게 나타났다. 다음에는 적층수에 따른 압전정수의 변화에 대한 것으로써 압전정수(d$_{33}$)는 PZT세라믹스의 적층수가 증가할수록 매우 크게 증가되었으며 압전정수를 도입하여 계산된 변형량(.DELTA.l/l)은 10층 시편에 대해 2*$10^{6}$V/m의 전계에서 3*$10^{-3}$값을 얻었다. 이와같은 결과로써 적층형 압전액튜에이터는 저전압에서도 큰 변위를 나타내며 따라서 제어장치의 미세작동에 충분히 이용 될 수가 있다.다.

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3D 프린팅용 고연성 시멘트 복합체를 활용한 패류 껍질층 경계면 모방형 적층 RC 슬래브의 휨 거동 (Flexural Behavior of Layered RC Slabs, which Bio-Mimics the Interface of Shell Layers, Produced by Using 3D Printable Highly Ductile Cement Composite)

  • 현창진;권기성;서지석;김윤용
    • 한국구조물진단유지관리공학회 논문집
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    • 제28권1호
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    • pp.90-97
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    • 2024
  • 이 연구에서는 3D 프린팅용 HDCC를 활용하여 패류 껍질의 적층형 결합구조를 모사한 1방향 슬래브의 휨 성능을 평가하였다. 휨 성능 평가를 위하여 일반 콘크리트(RC) 및 HDCC로 일체 제작된 슬래브(HDCC)와 HDCC로 제작된 슬래브 내부에 PE-mesh를 삽입하여 층상형 구조를 모방한 슬래브(HDCC-M)를 제작하여 4점 재하 휨 실험을 수행하였다. 실험결과 HDCC-M 슬래브 실험체의 내력은 RC 및 HDCC 슬래브 실험체 대비 각각 1.7배 및 1.2배 높은 결과를 나타내었다. 또한, 항복 변위와 최대처짐량의 비율로 변위 연성비를 평가한 결과, HDCC 슬래브 실험체가 가장 우수한 값을 나타내었다. 이는 삽입된 PE-mesh로 인해 층을 분리하여 연성을 증가시키는 동시 mesh 체눈을 관통하는 각주형 HDCC가 로 내력손실을 방지하였기 때문이라고 판단된다.

세라믹 적층 기술을 이용한 초소형 VCO (A Miniaturized VCO Using Multi-layer Ceramic Technology)

  • 고윤수;홍성용;배홍열;김기수;송호원
    • 한국전자파학회논문지
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    • 제10권1호
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    • pp.70-77
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    • 1999
  • 세라믹 적층기술을 이용하여 PCS 주파수 대역의 초소형 vco를 설계하고 제작하였다. 위상잡음 특성을 개선하고 크기를 줄이기 위하여 품칠계수(quality factor)가 우수한 세라믹 다층기판으로 스트립라인을 구현 하여 vco 공진부의 인덕터로 사용하였다 1.720 -1.780 MHz에서 동작하도록 제작된 vco는 $6mm\times6mm\times2mm$의 크기로 초소형이며, 3.3 V, 9 mA의 바이어스 조건에서 - 3.7 dBm의 출력을 얻었고, 위상잡음 특성 은 10 KHz offset에서 95 dBe/Hz였다 본 논문에서 제작된 세라믹 VCo는 기존의 에폭시 수지(FR4) 기판을 사용한 VCo보다 약 5 dBe/Hz 개선된 위상잡음(C/N) 특성을 얻었다.

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고유전율 게이트 산화막을 가진 적층형 3차원 인버터의 일함수 변화 영향에 의한 문턱전압 변화 조사 (Investigation of threshold voltage change due to the influence of work-function variation of monolithic 3D Inverter with High-K Gate Oxide)

  • 이근재;유윤섭
    • 한국정보통신학회:학술대회논문집
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    • 한국정보통신학회 2022년도 추계학술대회
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    • pp.118-120
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    • 2022
  • 본 논문은 M3D(Monolithic 3-Dimension) Inverter의 소자 구조에서 메탈 게이트의 WFV(Work-function Variation)의 영향에 따른 임계전압의 변화에 대하여 조사했다. 또한 PMOS 위에 NMOS가 적층된 인버터의 전기적 상호작용에 따른 임계전압의 변화를 조사하기 위해 PMOS에 0과 1 V의 전압을 인가하여 전기적 상호작용을 조사하였다. 사용된 메탈 게이트의 평균 일함수에 대한 임계전압의 변화량은 0.1684 V로 측정되었고, 표준편차는 0.00079 V가 조사 되었다.

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Monolithic 3D Inverter의 RDF에 의한 전기적 커플링 영향 조사 (Investigation of Electrical Coupling Effect by Random Dopant Fluctuation of Monolithic 3D Inverter)

  • 이근재;유윤섭
    • 한국정보통신학회:학술대회논문집
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    • 한국정보통신학회 2022년도 춘계학술대회
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    • pp.481-482
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    • 2022
  • 본 논문은 MOSFET 트랜지스터로 구성된 monolithic 3D 인버터의 구조에서 하부 MOSFET 게이트 전압의 변화에 따라서 상부 MOSFET 트랜지스터의 random dopant fluctuation(RDF) 영향을 3차원 소자 시뮬레이션을 통하여 조사하였다. RDF 영향 조사를 위한 표본화는 kinetic monte carlo 방식을 통하여 진행하였으며, RDF 영향이 트랜지스터의 임계전압 변동에 영향을 주는 것을 확인하였고, 상부 트랜지스터와 하부 트랜지스터 사이에 전기적 커플링을 조사하였다.

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3D MEMS 소자에 적합한 열적 응력을 고려한 수직 접속 구조의 설계 (A design of silicon based vertical interconnect for 3D MEMS devices under the consideration of thermal stress)

  • 정진우;김현철;전국진
    • 대한전자공학회논문지SD
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    • 제45권2호
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    • pp.112-117
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    • 2008
  • 3D MEMS 소자 또는 적층형 패키지에 응용하기 위해서 실리콘 관통 비아를 이용한 새로운 수직 접속 방법을 제안하고 그 실효성을 증명하기 위해 제작하였다. 제안된 실리콘 관통 비아는 기존의 관통 비아에서 도전 물질로 사용되던 구리대신 실리콘을 적용하였다. 그 결과 열팽창 계수 차이에 의한 열응력 줄일 수 있어 높은 온도에서 이루어지는 MEMS 공정과 병행 가능하게 되었다. $30{\mu}m$ 두께의 실리콘 기판 2층이 적층되었으며 $40{\mu}m$$50{\mu}m$의 간격을 가지는 관통 비아 배열을 제작하였다. 관통 비아의 전기적 특성을 측정하고 분석하였다. 측정된 저항 값은 $169.9\Omega$이었다.

GSM/CDMA 대역용 LTCC Diplexer 설계 연구 (Study on a LTCC Diplexer Design for GSM/CDMA Applications)

  • 김태완;이영철
    • 한국정보통신학회:학술대회논문집
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    • 한국해양정보통신학회 2008년도 추계종합학술대회 B
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    • pp.632-635
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    • 2008
  • 본 논문에서는 LTCC 다층회로 기술을 이용하여 GSM/CDMA 대역을 분리하는 Diplexer를 설계하였다. Diplexer의 집적도를 높이기 위해 3차원 적층형 인덕터와 커패시터를 이용하여 설계되었다. Diplexer는 유전율 7.2인 총 6층의 LTCC 기판에 설계되었고, 설계 되어진 다이플렉서의 크기는 CB-CPW pad를 포함하여 $3,450{\times}4,000{\times}600{\mu}m^3$이다. GSM 대역의 통과 필터는 -0.23dB 이하의 삽입 손실과 -10dB 이하의 반사 손실, CDMA 대역의 통과 필터는 -0.53dB 이하의 삽입 손실과 -10dB 이하의 반사 손실의 특성을 보였다.

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